Изобретение относитс к обпасти аВтт томатики и вычйспитепьной техники и может быть использовано при построении гибридных (анапого-цифрошлх) измеритель но-вычислительных комплексов. По основному авт. св. № 479119 известно устройство централизованного контрол , содержащее датчики, блоки измерени , коммутатор фаз, аналого-цифровой преобразователь, цифровой регистра тор, генератор тактовых им льсов, счетчик , дешифратор- ас1феделителЬ9 задатчики фазовых уставок, фазовые компараторы , блок допускового контрол , блок управлени , управл емый ключ, дифференциальные усилители, управл емые Элементы пам ти, аналоговые сумматоры, генератор ступенчатого напр жени , генератор опорных импульсов, масштабные преобразователи напр жени В фа и фазы В напр жение. Недостаток этого устройства заключаетс В том, что, корректиру статические погрешности пр мых звеньев преобраз овани , оно не учитывает динамические погрешности , обусловленные инерционностью звеньев пр мого тракта преобразовани (главным образом, датчиков) относительно изменени процессов в контролируемом объекте. Цель изобретени заключаетс в повышении точности контрол путем коррекции динамических погрешностей при сохранении общего принципа построени устройства В виде однородной структуры, использующей ВО всех звень х преобразовани динамические элементы (преобразователи ) типа напр жение-фаза и фаза-напр жение , управл емые базисным (общим дл всего устройства) набором многозначных 4ункциональных генераторов развертывающих сигналов. Это достигаетс тем, что в предлагаемое устройство введены дополнительные коммутаторы фаз, многовходовые элементы ИЛИ, последовательно соединенные триггер, второй управл емый ключ и функциональньтй генератор, вход управпени isoToporo и м-осод триггера, соединенный со входом управпени указанного ключа, подключены к блоку управлени , и по числу датчиков-двухвходовые элемен- ты ИЛИ; блоки динамической пам ти, подключенные к генераторам ступенчатого напр жени и опорных импульсов и че .рез дополнительные преобразователи фаза напр жение - к первому дополнительному коммутатору фаз, блоки определени поп рности , выходы которых через многовхо довые элементы ИЛИ подключены к блоку управлени , а входы - к выходам преобразователей напр жение - фаза и через соответствующие блоки динамической пам ти-к первому допопнитеньному коммутатору фаз; блоки пам ти, информационные входы которых подсоединены к выходу второго управл емого кзаача, а выходы соединены со входами аналоговых сумматоров, и логические бпоки, причем первьш входа первых логических блоков подключены к выходу блока управ1Шний, а вторые входы - к выходам дешифратора-распределител , ко Входам упрйв емых элементов пам ти и коммутатора фаз, а выходы первых логических блоков соединены со входами блоков пам ти, через вторые ло гические блоки - со входами первого, Дополнительного коммутатора фаз и через третьи логические бпоки - со входами соответствующих блоков определени пол рности и второго дополнительного коммутатора фаз, выходы которого подключены ко входу триггера, а через д хвходовые элементы ИЛИ - к выходам блоков динамической пам ти, преобрезоватейей напр жение-фаза и ко входам первого допопнительного коммутатора фаз и соответствующего бпойа определени пол рности. На чертеже показано тфеддагаемое устройство, где 1 - дешифратор-распределитель , 2-1 - 2-П - датчики информативных параметров, 3-1 - 3 -W- первы логическиебпоки,4-счетчик, 5-1 - 5-П Опоки измерени параметра, 6-1 - 6-.fi блоки пам ти, 7 - управп емЪ1й ключ, 8-1 - 8 - и -дифференциальные усилители ,. 9 - генератор тактовых импульсов, 10-1 - 1О- П -управл емые элементы пам ти, 11 - генератор ступенчатого напр жени , 12-1 - 12- Л -аналоговые сумматоры, 13 - генератор опорных . импульсов, 14-1 - 14-П-грубые маештабные преобразователи напр жени в фазу (Н-Ф), 15 - коммутатор фаз с ключами -15-1 - 15- У|, 16 - аналого-циф- ровой преобразователь (ЛЦП), 17 - точный масштабный преобразователь фазы в напр жение (Ф-Н), 18-1 - 18 - Мвторые логические блоки, 19 - цифровой регистратор (UP), 20 - первый дополнительный коммутатор фаз с ключами 20-1 - 2О-П , 21 - блок управлени , 22-i 22-.И-дополнительные масштабные преобразователи фазы в напр жение 1Ф-Н), 23-1 - 23-П-блоки динамической пам ти, содержащие 24-1 - 24-П масштабные преобразователи фазы в напр жение (Ф-Н) и 25-1 - 25-ц-масштабнГые преобразователи напр жени h фазу (Н-Ф), 26-1 - 26-м- двухвходовые элементы ИЛИ, 27- 1 - 27-И-третьи, логические блоки , 28 - функциональный, генератор, 29 - второй дополнительный ком1«утатор фаз, содержащий ключи 29-1- 29- П , 30 - второй управл емый ключ, 31 - триггер, 32, 33 - многовходовые элементы ИЛИ, 34-1 - 34-11- блоки определени пол рности. Устройство работает следующим образом . Контролируемые параметры с датчиков 2-1 - 2- .П поступают на блоки измерени 5-1 - 5-11 1 снимаютс с них в виде измен ющихс напр женийUj((U«. ...,U)( оторые поступают посто нно на входы аналоговых сумматоров 12-1 - 12-П и дифференциальных усилителей 8-1 - 8-П. Один раз зй цикл обегани всех каналов (последовательно дл каждого канала) поступающее на вход дифференциального усилител 8- i напр жение разбаланса (гдеи.,напр жение на выходе масштабного преобразовател Ф-Н 17), фиксируемое управл емым элементом пам ти Ю- i (сигнал включени элемента пам ти подаетс с дешифратора-распределител 1 одновремекно с сигналом включени соответс вующей позиции коммутатора 15- i) и суммируемое с ц,-в аналоговом сумма . торе 12-jl , отрабатываетс по цепи обратной св зи до чул , т.е. до равенства Uv. U, . Врем отработки кратно периоду тактовых импульсов, вырабатываемых генератором тактовых импуньсов 9, и задаетс с блока управлени 21, управл ющего ключом 7. Управл емый ключ 7 на врем отработки размыкаетс и не пропускает эти импульсы на вход счетчика 4, который управл ет дешифраторомраспределителем 1. Таким образом, осуществл етс остановка коммутатора 15 на несколько тактов на отрабатываемой Позиции. При этом на входы остальньгх суммат ipoB поступают напр жени U и&и, где AUj - напр жение на выходе управ ;л емого элемента пам ти Ю-;j {ди: AU й4 .- - коэффициент дифференциального усилител 8-j ), полученное в предыдущем цикле стегани , так как блоки пам ти сигналом управлени с дешифратора-распределител 1 отключены от выходов дифференциальных ус лителей и сохран ют свое состо ние. При этом ,. L, ,, , где К..,- коэффициент преобразовани точного п{3еобразоватеп 17 (Ф-Н); Ч преобразованна фаза на выходе i -го преобразовател Н-Ф (14- i ). Выражение- (1) показывает, что точность преоб , разовани определ етс точным преобразователем фазы в напр жение (Ф-Н) 17, а звень пр мого TpaKta (преобразователи 14- i) могут быть достаточно грубы ми. Кроме статических погрешностей, вносимых узлами пр мого тракта преобразов ни , корректируемых описанным выше образом , существуют также и дина ически 5 погрешности, обусловленные инерцион- костью элементов пр мого тракта, главным образом, дatчикoв. Эти погрешности в устройстве корректируютс образом. В процессе обегани контроли{ емых датчиков 2-1 - 2- П на cooTBeiv ствуюшие дополнительные входы зналоговых сумматоров 12-1 - 12- П поступают напр жени коррекции динамических характеристик иц (с выходов блоков паи ти 6-1 - 6- п). Корректирующие напр жени U„ -вырабатываютс путем разновременного сравнени фаз. При этом фаза с выхода табного преобразовател Н-Ф 14- ключ первого дополнительного коммутатора фаз 20 (2О- i) поступает на вход масштабного преобразовател (Ф-Н) 22- 1 , который преобразует ее в на . пр жение. С выхода дополнительного преобразовател Ф-Н 22- i напр жение Подаетс на вход блока динамической пам ти 23- 1 и запоминаетс им на врем двух полных циклов (периодов) обегани контролируемых датчиков 2-1 - 2-П так как вторые логические блоки 18-;1 - 18-ц, управл емые импульсами с вы )Хода деши4чэатора-распределитей 1 через соответствующие первые логические блоки 3-1 - 3-П , обеспечивают повтор; ное подключение ключей 20-1 - 2О- h первого дополнительного коммутатора фаз 20 с пропуском одного цикла. При дополнительной обработке используютс не заломненные, блоками динамической пам ти 23-1 - 23-п уровни напр жений , а соответствующие им фазы, снимаемые с выходов преобразователей Н-Ф 25-1 - 25- П этих блоков. В следующем цикле подключаютс ключи 29-1 - 29- п второго дополнительного коммутатора фаз 29, управл емые третьими логическими блоками 27-i -27- П 5 которые также подключены к выходам первых логических блоков 3-1 -3i-п . При этом вторые логические блоки 18-1 - 18-И и третьи логические блоки 27-1 - 27-п осуществл ют коммутацию разновременно со сдвигом на период., . Ключи второго дополнительного коммутатора фаз 29 коммутируют фазы с выходов блоков динак гческоЙ пам ти 2 - 2 3- п и выходов масштабных преобразователей Н-Ф 14-1 - 14- через соответствующие двухвходовые элементы ИЛИ 26-1 -26-м на вход триггера 31, Который выполн ет вычитание фаз, характеризующих измер еьлую величину в двух последовательных циклах контрол дл каждого датчика в отдельности. Тем. самым, выдел ютс признаки, характеризуюшие скорость изменени выходных сигналов каждого датчика 2- i в виде приращени преобразованных фаз за врем одного цикла. Триггер 31 работает в счетном режиме , первой фазой он устанавливаетс в рабочее положение и открывает второй управл емый ключ 30, а второй фазой он сбрасываетс и закрывает указанный За врем дЧ, когда второй управл емый ключ ЗО открыт, напр жение с выхода функционального генератора 28, учитывающее скорость изменени сигнала на выходе датчика 2- i , поступает на информационные входы блоков пам ти 6-1 - 6- П, один из которых, подключенный к i -му выходу дешифратора 1 через первы логический блок 3-1 , запоминает корректирующий сигнал и передает его на дополнительный вход анало14 )вого сумматора 12- i . Функциональный генератор 28 защгскаетс блоком управлени 21, который, в свою очередь, св зан с выходом триггера 31 и выполн ет оценку информати ности выдепенных отклонений Д%-, т.е. необходимость выполнени коррекции. Генератор 28 апп роксимирует динамическую поправку с учетом усредненной .динамической (например переходной) характеристики датчиков. В случае необХбйймости аппроксимирующа функци генератора 28 может измен тьс по сиг налам с бпока управлени 21 в зависимости . от Величин накапливаемых откпоненийЛ Сигналы, вырабатываемые блоком управлени 21, учитывают не только абcoWTHSie значени текущих и предшестйующих отклонений , но и их знаки. Информаци о знаке отклонени вырабатываетс в блоках определени пбп рнрсти 34-1 - 34- п, которые управл ютс с выходов третьих логических бйоков 27-1 т 27-n, благодар сигналы +, вьфабатываёмыё многовхбдбШш элементом ИЛИ 33, или -, вырабатываемые аналогичным элементом 32, поступают на входы блока управлени 21 синхронно с сигналом ОТ ШОНвНИЯ в соответствующем канапе. Аналоговый сумматор 12- суммирует напр жение с вьгхода блока измерени S-iy.ii корректирующие напр жени напр жение разбаланса Д U с выхода управл емого элемента пам ти 10-1, а также напр жение динамической коррекции и с выхода блока пам ти 6- i . Сум марное напр жение с выхода сумматора 12- i преобразуетс S фа масштабным преобразователем 14- i с некоторой погрешностью пр мого тракта , котрра как указано вьппе, раз за цикл t послед овательно дл каждого канала) отрабатывает . с по цепи обратной св зи до нул . Во врем отработки врем стШИ коммутатора . фаз 15 на соотбетстбующей позиции 15- i увепичиваетс на врем , кратное периоду тактовых импульсов генератора 9.. Первый логический блок 3- t , управл емый сигналами с блока управлени 21, во врем обегани контролируемых каналов передает по первому выходу сигналы с дешифратора-распределител 1 б§з изменени на входы, элементов 6-1, 18-1,27- i .Во врем отработки напр жени разбаланса логический блок выдел ет из всего времени сто ни наThe invention relates to obwt watt tomato and computer technology and can be used in the construction of a hybrid (anapy-digital) meter for computing systems. According to the main author. St. No. 479119 knows a centralized control device containing sensors, measuring units, phase switch, analog-digital converter, digital register, clock generator, counter, decoder as1 phase setting adjusters, phase comparators, control unit, control unit, control unit key, differential amplifiers, controllable memory elements, analog adders, step voltage generator, reference pulse generator, large-scale voltage converters V fa and phase B April voltage. The disadvantage of this device is that, by correcting the static errors of the direct conversion links, it does not take into account the dynamic errors caused by the inertia of the links of the forward conversion path (mainly sensors) relative to the change of processes in the monitored object. The purpose of the invention is to improve the accuracy of control by correcting dynamic errors while maintaining the general principle of device construction. In the form of a uniform structure that uses VO all conversion links, dynamic elements (converters) of the voltage-phase type and phase-voltage controlled by the basic the entire device) is a set of multi-valued 4-functional sweep signal generators. This is achieved by introducing additional phase switches, multiple input OR elements, a series-connected trigger, a second control key and a function generator, an isoToporo control input and a trigger m-axis connected to the control input of the specified key, connected to the control unit, and by the number of sensors, two-input OR elements; dynamic memory blocks connected to step voltage generators and reference pulses, and through additional transducers phase voltage to the first additional phase commutator, fault determination blocks, whose outputs are connected to the control unit through multiple elements OR to the outputs of the transducers, the voltage is the phase and, through the corresponding blocks of the dynamic memory, to the first additional phase switch; memory blocks, informational inputs of which are connected to the output of the second controlled power source, and outputs are connected to the inputs of analog adders, and logical inputs, the first input of the first logic blocks connected to the output of the control unit, and the second inputs to the outputs of the decoder-distributor, The inputs of the controlled memory elements and the phase switch, and the outputs of the first logic blocks are connected to the inputs of the memory blocks, through the second logical blocks to the inputs of the first, Additional Phase Switcher and through the third logic blocks bpoki - with the inputs of the respective polarity determination units and the second additional phase switch, the outputs of which are connected to the trigger input, and through the tail elements OR - to the outputs of the dynamic memory blocks, transform the voltage-phase and to the inputs of the first additional phase switch and corresponding definition of polarity. The drawing shows a remote device, where 1 is a decoder-distributor, 2-1 - 2-P - sensors of informative parameters, 3-1 - 3 -W- first logical parameters, 4-counter, 5-1 - 5-P Opoki parameter measurement , 6-1 - 6-.fi memory blocks, 7 - control key, 8-1 - 8 - and -differential amplifiers,. 9 - clock generator, 10-1 - 1O-P-controlled memory elements, 11 - step voltage generator, 12-1 - 12-L - analog adders, 13 - reference generator. pulses, 14-1 - 14-P-coarse large-scale voltage-to-phase converters (NF), 15 - phase switch with keys -15-1 - 15- U |, 16 - analog-to-digital converter (LTS) , 17 - accurate scale-to-voltage phase converter (VF), 18-1 - 18 - Second logical units, 19 - digital recorder (UP), 20 - first additional phase switch with keys 20-1 - 2О-П, 21 - control unit, 22-i 22-.and-additional scale phase converters to voltage 1F-H), 23-1 - 23-P-blocks of dynamic memory, containing 24-1 - 24-P scale phase converters in voltage (Ф-Н) and 25-1 - 25-c-scaled voltage transformers h phase (HF), 26-1 - 26-m - two-input elements OR, 27-1 - 27-I-third, logic blocks, 28 - functional, generator, 29 - second Additional set of phase switches containing keys 29-1- 29-P, 30 — second control key, 31 — trigger, 32, 33 — multi-input elements OR, 34-1 — 34-11 — polarity determination units. The device works as follows. The monitored parameters from sensors 2-1 - 2- .P arrive at the measurement units 5-1 - 5-11. 1 are removed from them in the form of varying stresses Uj ((U ". ..., U) (the signals are constant the inputs of analog adders 12-1 to 12-P and differential amplifiers 8-1 to 8-P.. Once the loop cycle of all channels (for each channel in series), the unbalance voltage input to the input of the differential amplifier 8-i (where output of the scale converter F-H 17), fixed by the controllable memory element Yu- i (the switch-on signal of the memory element under From the distributor-distributor 1 at the same time as the turn-on signal of the corresponding position of the switch 15-i) and summed up at the analog-to-sum sum of the torus 12-jl, i.e., the feedback circuit to chuli, i.e., to equality Uv. U,. The test time is a multiple of the period of clock pulses produced by the clock pulse generator 9, and is set from the control unit 21 controlling key 7. The control key 7 is open and does not transmit these pulses to the input of counter 4, which controls the distributor distributor 1. So Braz, a shutdown switch 15 for a few cycles per fulfills items. In this case, the inputs of the remaining sum ipoB receive the voltages U and & and, where AUj is the voltage at the output of the controlled memory element U-; j {di: AU g4 .- is the coefficient of the differential amplifier 8-j), obtained in the previous cycle, quilting, since the memory blocks by the control signal from the decoder-distributor 1 are disconnected from the outputs of the differential amplifiers and retain their state. Wherein ,. L, ,,, where K .., is the transformation coefficient of the exact n {3deformat 17 (FN); H transformed phase at the output of the i -th converter NF (14-i). Expression- (1) shows that the conversion accuracy is determined by an accurate phase-to-voltage converter (FN) 17, and direct TpaKta units (converters 14- i) can be quite coarse. In addition to the static errors introduced by the nodes of the forward path of the transformation, corrected in the manner described above, there are also dynamically 5 errors due to the inertia of the elements of the forward path, mainly datchikov. These errors in the device are corrected in the manner. In the process of monitoring the monitored sensors 2-1 - 2-P, the additional inputs of the knowledge-based adders 12-1 - 12-P are supplied to the cooTBeiv voltage of the correction of the dynamic characteristics of the eggs (from the outputs of the 6-1- 6-p units). Corrective voltages U „are generated by comparing the phases at different times. In this case, the phase from the output of the tabular converter N-F 14-key of the first additional phase switch 20 (2O-i) is fed to the input of the scale converter (F-N) 22-1, which converts it to. stitching From the output of the additional converter Ф-Н 22-i, the voltage is fed to the input of the dynamic memory block 23-1 and is stored for two full cycles (periods) of the monitored sensors 2-1-2P as the second logic blocks 18- ; 1 - 18-ts, controlled by pulses from you) of the 4-way distributive 1 through the corresponding first logical blocks 3-1 - 3-P, provide repetition; Key connection 20-1 - 2О-h of the first additional switch of phases 20 with the omission of one cycle. During additional processing, the levels of voltages not cluttered with blocks of dynamic memory 23-1 - 23-p are used, but the corresponding phases taken from the outputs of converters N-F 25-1 - 25-P of these blocks. In the next cycle, switches 29-1 to 29-p of the second additional phase switch 29 are connected, controlled by third logic blocks 27-i -27-P 5, which are also connected to the outputs of the first logic blocks 3-1 -3i-p. In this case, the second logical blocks 18-1 to 18-I and the third logical blocks 27-1 to 27-p switch at different times with a shift by a period.,. The keys of the second additional phase switch 29 switch the phases from the outputs of the blocks of the dinamic memory 2 - 2 3 -p and the outputs of the large-scale converters Н-Ф 14-1 to 14- through the corresponding two-input elements OR 26-1 to 26 m to the trigger input 31 Which performs the subtraction of the phases characterizing the measurement value in two consecutive control cycles for each sensor separately. Subject most of all, features that characterize the rate of change of the output signals of each sensor 2-i as an increment of the transformed phases during one cycle are highlighted. The trigger 31 operates in the counting mode, the first phase sets it to the working position and opens the second control key 30, and the second phase releases it and closes the indicated During the time rH, when the second control key AOR is open, the voltage from the output of the function generator 28, taking into account the rate of change of the signal at the output of the sensor 2-i, is fed to the information inputs of the memory blocks 6-1 to 6-P, one of which, connected to the i-th output of the decoder 1 through the first logic unit 3-1, stores the correction signal and transmits it to the additional input of the analog 14) th adder 12- i. The function generator 28 is clicked off by the control unit 21, which, in turn, is connected to the output of the trigger 31 and performs an informational evaluation of the swept-off deviations D% -, i.e. the need for correction. The generator 28 approximates the dynamic correction taking into account the average dynamic characteristics (for example, transient) characteristics of the sensors. If necessary, the approximating function of generator 28 can be varied by signals from control box 21, depending on. from the values of accumulated otkoneyeniL Signals produced by the control unit 21, take into account not only the abcoWTHSie values of the current and preceding deviations, but also their signs. Deviation sign information is generated in pbp 34-1-34-p block definition blocks, which are controlled from the outputs of the third logical bikes 27-1 t 27-n, thanks to the signals +, the output element OR 33, or - produced by the similar element 32, are fed to the inputs of the control unit 21 synchronously with the FROM signal in the corresponding canape. Analog adder 12- summarizes the voltage from the input of the measuring unit S-iy.ii, the correction voltage, the unbalance voltage D U from the output of the controlled memory element 10-1, and the dynamic correction voltage and from the output of the memory block 6- i . The total voltage from the output of the adder 12-i is transformed by S ph by a scale converter 14-i with some error in the forward path, as indicated in the first time cycle during the cycle t, successively for each channel). via the feedback loop down to zero. During testing, the time of the switch. phases 15 at the corresponding position 15-i is increased by a time multiple of the clock period of the generator 9 .. The first logic unit 3- t, controlled by signals from the control unit 21, during the passage around the monitored channels, transmits signals from the distributor-distributor 1 to the first output For changes to the inputs, elements 6-1, 18-1,27-i. During the time the voltage is unbalanced, the logical block allocates
данной позиции такт, равный перио тактоЬых импульсов генератора 9, в тезадаетс блоком управлени 21, который одновременно управл ет работой аналогочение которого происходит обычным пор д ком ирмеренне, преобразование и регистраци . В конце этого периода блок 3вырабатывает по второму выходу мпупьс, запрещающий прохождение сигнапа с бпока пам ти 6- f на вход сумматора 12- 1 . Оставшеес врем сто ни на i -и позиции используетс дп собственно отработки , т.е. коррекции пр мого тракта преобразовани . В течение этого времени сигналами с блока управлени 21 запрещаетс измерение аналого-цифровым . преобразователем 16 контролируемых niapiaMeTpOB и регистраци этих параметров цифровым регистратором 19. Работа блока управйе и синхронизирована генератором тактовых импульсов 9. Каждый канал корректируетс один раз за цикл опроса (т.е. за П циклов опроса корректируютс все i кaнaпoв, при этом остальные (некорректируемые) каналы охфашиваю.Рс с частотой генератора 9. Частота генератора 9 синхронизирована частотой генератора ступенчатого напр жени 11. Частота f j генератора 11, в свою очередь, св зана с частотой f генератора опорных импупьсов 13 зависимостью -ii, m- m где m - число состо ний блоков дина- , мической пам ти 23-1 - 23-П , выбираемое исход из требуемой разрещающей способности преобразовани . В св зи с тем, что коррекци динамических погрешностей выполн етс на основе отработки ДЧ,- , полученных путем разновременного сравнени теку-, 7 ёй фазы с запомненным значением, полученным в предыдуицем цикле, корректура получаетс с запаздыванием во времени на один цикл. Во избежание этого при „. больщой скорости изменени сигнапа может быть выполнена либо упреждающа (экстраполирующа ) коррекци в одном из холостых циклов (тогда следующий цикл будет скорректирован без запаздывани и без упреждени ), либо дл каждого контролируемого канала, в котором сонаружено значительное изменение AHj, может быть введен дополнительный расчетный такт, в течение которого вводитс соответствующа динамическа поправка . Тот ипи иной алгоритм коррекции Цифрового преобразовател 16 таким образом , что поспедний отображает скоррек тированные значени информативных параметров . Фор,мула изобретени Устройство дл централизованного контрол по авт. свид. №479119, отпинающеес тем, что, С Пёпыо повышени точности устройства, в него введены дополнительные коммутаторы фаз, многовходовые элементы ИЛИ, последовательно соединенные тригпер, второй управл емый ключ и функциональный генератор, вход управлени которого и выход триггера, соединенный со вхо дом управлени указанного ключа, подключены к блоку управлени , и по числу. датчиков - двухвходовые элементы ИЛИ, :блоки динамической пам ти, подключен ные к генераторам ступенчатого напр жени и опорных импульсов и через допотштепь ые преобр ователи фаза- напр жение - к первому дополнительному коммутатору фаз, блоки определени пол рности , выходы которых через многовходовые элементы ИЛИ подключены к блоку управлени , а входы - к выходам преобразователей н&пр жение-фвза и через соответствующие блоки динамической пам ти к первому дополнительному коммутатору фаз; блоки пам ти, информационные которых подсоединены к выходу второго управл емого кшоча, а выходы соединены со входам1в аналоговых сумматоров , и логические блоки, причем первые входы первых лот ических блоков подключены к выходу блока управлени , а вторые входы - к выходам деши4фатора-распределитеп , ко входам упра1&п емых элементов пам ти коммутатора фаз, а выходы первых логических блоков соединены со входами блоков пам ти, через вторые логические блоки - со входами первого допоннитепьногО коммутатора фаз и через третьи логические блоки - со входами соответствующих блоков определени пол рности и второго дополнительного коммутатора фаз, выхошл которого подключены ко входу триггера, а входы через двухвходовые элементы ИЛИ - к выходам блоков динамической пам ти, преобразователей напр жение фаза и ко входам первсво дополнительного коммутатора фаз и соответствующего блока определени пол рности.At this position, a clock equal to the periodic pulses of the generator 9 is entered by the control unit 21, which simultaneously controls the operation of which analog occurs in the usual way, conversion and registration. At the end of this period, block 3 generates, on the second output, an array that prohibits the passage of the signal from memory 6- f to the input of adder 12-1. The remaining time standing at the i -th position is used for the dp of the actual processing, i.e. correction of the forward transform path. During this time, the measurement from the control unit 21 prohibits the measurement of analog-to-digital. converter 16 monitored niapiaMeTpOB and registration of these parameters by a digital recorder 19. The operation of the control unit is synchronized with the clock pulse generator 9. Each channel is corrected once during the polling cycle (i.e., during the R polling cycles, all i channels are corrected The channels are ohfashivayu.Ps with a frequency of the generator 9. The frequency of the generator 9 is synchronized with the frequency of the generator of step voltage 11. The frequency fj of the generator 11, in turn, is associated with the frequency f of the generator of the reference impulses 13 C by -ii, m-m where m is the number of states of the blocks of dynamic memory 23-1 to 23-P, selectable based on the required resolution of the transform, due to the fact that the correction of dynamic errors is based on working out the PM, - obtained by comparing the current, 7th phase with the memorized value obtained in the previous cycle, at different times, the correction is obtained with a time delay of one cycle. In order to avoid this with “. At a high signaling rate, either a forward (extrapolating) correction can be performed in one of the idle cycles (then the next cycle will be corrected without delay and without advance), or for each controlled channel in which there is a significant change in AHj, an additional calculated cycle can be entered during which a corresponding dynamic correction is introduced. That is another algorithm for correcting the Digital Converter 16 in such a way that the last one displays the corrected values of the informative parameters. Fore, Mula of the Invention The device for centralized control of aut. swith No.479119, which is unlocked by the fact that, with increasing the accuracy of the device, additional phase switches, multiple input elements OR, connected in series a trigger, a second control key and a function generator, whose control input and trigger output connected to the control input of the specified key, connected to the control unit, and by number. sensors - two-input elements OR,: dynamic memory blocks connected to step voltage generators and reference pulses and through additional phase-voltage converters to the first additional phase switch, polarity detection units, whose outputs through multi-input elements OR connected to the control unit, and inputs to the outputs of n & buck-fwza converters and through the corresponding dynamic memory blocks to the first additional phase switch; memory blocks, whose information is connected to the output of the second controlled switch, and the outputs are connected to inputs 1 to analog adders, and logical blocks, the first inputs of the first lot blocks connected to the output of the control unit, and the second inputs to the outputs of the deshfter distributor, the inputs of the controllable & ny memory elements of the phase switch, and the outputs of the first logic blocks are connected to the inputs of the memory blocks, through the second logic blocks - to the inputs of the first additional switch of the phase switch and through the third logic blocks e blocks - with the inputs of the corresponding polarity determination units and the second additional phase switch, whose output is connected to the trigger input, and inputs through the two-input OR elements to the outputs of the dynamic memory blocks, phase voltage converters and to the inputs of the first additional phase switch and the corresponding polarity determination unit.