SU651340A1 - Arrangement for subtracting binary-coded decimal numbers - Google Patents
Arrangement for subtracting binary-coded decimal numbersInfo
- Publication number
- SU651340A1 SU651340A1 SU701447841A SU1447841A SU651340A1 SU 651340 A1 SU651340 A1 SU 651340A1 SU 701447841 A SU701447841 A SU 701447841A SU 1447841 A SU1447841 A SU 1447841A SU 651340 A1 SU651340 A1 SU 651340A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- arrangement
- decimal numbers
- coded decimal
- transfer
- binary
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ ДВОЙЧНОКОДЙРОВАННЫХ ДЕСЯТИЧНЫХ ЧИСЕЛ(54) DEVICE FOR READING DOUBLE-DICTED DECIMAL NUMBERS
1212
блока дополнени до дев ти, входы которого подк,тюченьГ ко входам вычитаемого (регистр вычитаемого 6).block addition to nine, the inputs of which are under, tuchenG to the inputs of the deductible (register deductible 6).
К.О входам вычитател 2 подключены также шины дес тичного переноса 7, 8 из предыдущего разр да устройства, а выходы переноса вычитател 2 подключены к шинам дес тичного переноса 9, 10 в следующий разр д устройства.C. About inputs of subtractor 2, buses of decimal transfer 7, 8 from the previous bit of the device are also connected, and outputs of transfer of subtractor 2 are connected to buses of ten transfer of 9, 10 into the next discharge of the device.
На выходы каждой декады устройства поступают значени соответствующих декад уменьшаемого Хи вычитаемого Y с регистра умёйьшаемого 5 и регистра вычитаемого 6 В зависимости от сигналов на управл ющих щинах 11, 12, подключенных к управл ющим входам блока 1,значени вычитаемогоYпреобразуетс в дополнении его до дев ти (при сложении) или поступает на ыходы блока 1 fe непреобразованном виде (при вычитании).The outputs of each decade of the device receive the values of the corresponding decades of decreasing Chi subtracted Y from the register of a simulated 5 and the register of a subtracted 6 Depending on the signals on the control shaft 11, 12 connected to the control inputs of block 1, the value of the subtracted Y is converted to nine when added) or enters the outputs of block 1 fe in an unconverted form (when subtracted).
Вычитатель 2 производит вычисл ние двоичной разности D уменьшаемого X и вычитаемого У. При этом в коде 8-4-2-1 могут по вл тьс и запрещенные комбинации (так называемые псевдотетрады). Значени разности D с выхода вь читател 2 подаютс на входы блока коррекции 3. Значени дес тичного переноса в последующий дес тичный разр д вл ютс управл ющими при коррекции разности в данном разр де и поэтому выходы переноса в последующий Дес тичный разр д вычитател 2 подключены к управл ющим входам блока коррекцииSubtractor 2 calculates the binary difference D of decreasing X and subtracted Y. In addition, forbidden combinations (so-called pseudo tetrads) can appear in code 8-4-2-1. The values of the difference D from the output of the reader 2 are fed to the inputs of the correction block 3. The values of the decimal transfer to the subsequent decimal place are controlling in the correction of the difference in this bit and therefore the transfer outputs to the subsequent 10th digit of the subtractor 2 are connected to control inputs of the correction unit
3.При наличии переноса производитс дес тична коррекци , отсутствии переноса значение разности D не корректируетс .3. If there is a transfer, a decimal correction is made; in the absence of transfer, the value of the difference D is not corrected.
Значение скорректированной разности R (представл ющей собой разрешенные коыбинадии в коде 8-4-2-I в виде абсолютного или дополнительного числа) с выхода блока коррекции 3 поступает на входы блокаThe value of the corrected difference R (representing the allowed coefficients in code 8-4-2-I as an absolute or additional number) from the output of correction block 3 is fed to the inputs of the block
4.В зависи.мости от управл ющих с,игналов на шинах 13, 14 значение вслучае, если4. Depending on the controllers, the ignals on tires 13, 14 are significant if
оно представл ет собой дополнительное число , будет преобразовано в абсолютное число R (при сложении). Если R представл ет собой абсолютное число, на выходы блока 4 проходит без изменений (при вычитании). Таким образом, устройство с бладает более широкими функциональными возможност ми по сравнению с прототипом и позвол ет кроме вычитани двоичнокодированных дес тичных чисел производить сложение этих чисел.it is an additional number, will be converted to an absolute number R (with addition). If R is an absolute number, the outputs of block 4 are passed unchanged (when subtracted). Thus, the device has more functionality than the prototype and allows, in addition to subtracting the binary-coded decimal numbers, to add these numbers.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU701447841A SU651340A1 (en) | 1970-06-10 | 1970-06-10 | Arrangement for subtracting binary-coded decimal numbers |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU701447841A SU651340A1 (en) | 1970-06-10 | 1970-06-10 | Arrangement for subtracting binary-coded decimal numbers |
Publications (1)
Publication Number | Publication Date |
---|---|
SU651340A1 true SU651340A1 (en) | 1979-03-05 |
Family
ID=20453914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU701447841A SU651340A1 (en) | 1970-06-10 | 1970-06-10 | Arrangement for subtracting binary-coded decimal numbers |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU651340A1 (en) |
-
1970
- 1970-06-10 SU SU701447841A patent/SU651340A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1040614A (en) | Improvements in or relating to code translation systems | |
JPS648437A (en) | Semiconductor logic circuit | |
GB1390385A (en) | Variable length arithmetic unit | |
SU651340A1 (en) | Arrangement for subtracting binary-coded decimal numbers | |
ES299534A1 (en) | An autocentrated digital analog encoder (Machine-translation by Google Translate, not legally binding) | |
US3937941A (en) | Method and apparatus for packed BCD sign arithmetic employing a two's complement binary adder | |
GB1347372A (en) | Apparatus for setting up a stored digital value | |
GB1203730A (en) | Binary arithmetic unit | |
US3262107A (en) | Signal amplitude coders | |
GB925392A (en) | Parallel coded digit adder | |
SE329271B (en) | ||
GB1347831A (en) | Decimal dividing device | |
GB1531470A (en) | Circuit arrangement for adding and subtracting | |
GB1457430A (en) | Arithmetic device | |
SU741285A1 (en) | Device for piece-linear approximation of time-related functions | |
SU375644A1 (en) | damper UNION iT? BTHO-'u: K; iii-i ^: iiM | |
SU478299A1 (en) | Code Conversion Device | |
SU693367A1 (en) | Number comparing device | |
SU1160397A2 (en) | Device for raising numbers to modulo p power | |
JPS5518706A (en) | Parallel adder circuit | |
SU1757106A2 (en) | Decoder from residual notation code to binary code | |
GB1103476A (en) | Circuit arrangement for comparing two binary numbers | |
GB1000939A (en) | Improvements in and relating to parallel adding means for decimal stores coded binarily according to a four digit weight code | |
GB1122456A (en) | Means for comparison information | |
SU410387A1 (en) |