SU650084A1 - Цифровой интегратор - Google Patents

Description

К недостаткам известного цифрового интегратора следует отнести уменьшение скорости вычислени  за счет затрат определенного времени на обработку разр дов, заведомо равных нулю, а также на дополнительную операцию нормализации мантисс входных приращений, кроме того, снижаетс  быстродействие из-за того, что все операции в цифровом интеграторе разнесены во времени. Целью изобретени   вл етс  повышение быстродействи  интегратора. Цель достигаетс  тем, что в интегратор введены второй и третий преобразователи кода, два коммутатора, распределительный регистр и блок управлени , причем первый и второй входы блока управлени  соединены с первым и вторым выходами второго .блока анализа знака, третий вход блока управлени  подключен к выходу блока элементов задержки, выход блока управлени  соединен с третьим входом блока сдвига кода, вторым входом блока нормализации мантисс и первым входом второго преобразовател  кодов, второй вход которого подключен к второму входу второго сумматора , первый и второй выходы второго преобразовател  кодов соединены соответственно с управл ющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий выход второго преобразовател  кодов соединен со вторым входом первого преобразовател  кодов, выход блока сдвига кода соединен с первым входом третьего преобразовател  кодов, второй вход которого соединен со вторым входом первого блока вычитани , а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределительного регистра. На чертеже представлена блок-схема цифрового интегратора, содержаща  блоки 1, 2 вычитани , блоки 3, 4 анализа знака, сумматоры 5-7, блок 8 элементов задержки , блок 9 сдвига кода, блок 10 нормализации мантисс, блок 11 квантовани , преобразователи 12-14, распределительный регистр 15, коммутаторы 16, 17, блок 18 управлени , управл ющие входы 19-27, информационные входы 28, 29, информационный выход 30. Алгоритм работы данного цифрового интегратора имеет вид: ПН- i-YKl 2 УК 11-1} . О, если Пгд-,,,) -Пдг/гг К; г,,Щ,„,,г, - /fCHi) ,) X -i)-(+J) +м,. ,-Mлг,,,,.(.I); ;г(ги)- гЛМд%,,,; ,...,/); /e(l,2,..../и); ,,,,,,,,J,; Ук(1-1) (г+1)(;,1), (/-1) + ,)-П„ .,0; osKi ± ДПдг,(г+1), если Пгуг(,1) + хк(1м) 0; () если n,(,j-f+1ПдА:АГ (м 1) - osKt 0; - osKi ± ДПдг..,,, IV- log,, т, Д«лг/с(,,, ащений подынтегральной функной интегрировани  и интегственно , состо щие из старединичных разр дов и знаков К1 - весовые единичные разр ды приращени  подынтегральной функции на i-M шаге интегрировани  в -м интеграторе; i) -пор док нормализованной мантиссы подынтегральной функции на (t-1)-м шаге интегрировани  в й-м интеграторе; К-число, ограничивающее сверху разность пор дков мантиссы Подынтегральной функции приращени  Подынтегральной функции; I -мантисса подынтегральной функции на /-М шаге интегрировани  в й-м интеграторе; ) - нормализованна  мантисса подынтегральной функции на (t-1)-м шаге интегрировани  в /fe-м интеграторе; й -суммарное приращение подынтегральной функции в k-u интеграторе на J-M шаге интегрировани  приведенной к младшему разр ду подынтегральной функции Ny - число разр дов мантиссы подынтегральной функции; ±Аrij / j-приращение пор дка подынтегральной функции на i-M шаге интегрировани  в k-M интеграторе, полученное в результате нормализации мантиссы подынтегральной функции Мк,; ,{,, J, - мантисса приращени  интеграла на (t+l)-M щаге интегрировани  в fe-м интеграторе; пор док приращени  инii&Zf ((i I) теграла на (i-|-l)-M шаге интегрировани  в fe-M интеграторе; 1 A%(i4 I) пор докприращени  переменной интегрировани  на (i+l)-M шаге интегрировани  в k-M интеграторе; niZ;f(,.i) нормализованна  мантисса |прирашени  интеграла на (t+l)-M шаге интегрировани  в -м интеграторе; ( 1) -приращение пор дка интеграла , полученное в результате нормализации мантиссы приращени  интеграла Мдг/г(г-г1)на (i+l)-M шаге интегрировани  в k-M интеграторе; - пор док остатка приращени  интеграла на i-м niare интегрировани  в fe-м интеграторе; Pzi --Is-функци  расчленени , выдел юща  группу старщих /-разр дов в приращении интеграла; Г; - пор док выделенного /-го разр да в приращении; - мантисса остатка приращени  интеграла , на (t-|-l)-M шаге интегрировани  в й-м интеграторе; pV.... функци  расчленени , выдел юща  остаток приращени  от -Л до (Гт- -1)-го разр да включительно; . . . . . . -N -пор док младшего разр да приращени  интеграла; г„ -пор док младщего разр да выделенного приращени . Устройство работает следующим образом . На управл ющий вход 19 блоков 1, 2, 10, 11 и сумматора 5 поступает из устройства управлени  потенциал выделени  пор дков приращений. На информационный вход 28 блока 1 поступает пор док приращени  подынтегральной функции Ylyhi, а на вход 29 сумматора 5 - пор док приращени  переменной интегрировани  .ii) При этом в блоке 1 вычитаютс  пор дки () - в сумматоре 5 суммируютс  пор дки 1ПК/Г()4- ПдХ;(р,), в блоке 2 вычитаютс  пор дки УК(1-1) + Пдхд.(г I) - По,г,|. в момент поступлени  знакового разр да пор дка приращени  из устройства управлени  подаетс  сигнал выделени  знака пор дка . По этому сигналу перезаписываютс  из блока 2 в блок 8 вычисленна  разность пор дков Ук(1-1) + - 1а из блока 1 в блок 9 - разность 1Пк,г(,„ - , в блоке 4 анализируютс  знаки разности ПОРЯДКОВ УК(1-1) + I) - . По окончании операции выделени  прирап1 ,енн  и анализа знаковых разр дов из устройства управлени  поступает на вход 25 блоков 12. 13 сигнал выделени  знакового разр да приращени . По этому сигналу знаковые разр ды приращений подынтегральной функции и переменной интегрировани  записываютс  в блоках 12, 13. По окончании выделени  знаков приращений из устройства управлени  подаетс  потенциал выделени  приращени  на вход 24 блоков 12, 13. По потенциалу выделени  приращени  в блоке 12 формируетс  код приращени  подынтегральной функции. В блоке. 13 формируетс  код приращени  переменной интегрировани  )Рассмотрим процесс выравнивани  пор дков в цифровом Интеграторе. Управление операцией выравнивани  Пор дков осуществл етс  блоками 4, 3.(в этих блоках вырабатываютс  сигналы, определ ющие направление сдвига.) и блоками 8, 9, 18, в которых вырабатываютс  сигналы, опред

л ющие, на сколько тактов нужно сдвинуть код числа. Так, если знак разности пор дков

ПгА-() + (/41) ПМА-;

полол ительный, то по сигналу, поступающему из блока 3, и потенциалу работы, поступающему из устройства управлени  на вход 22 блока 18, в блоке 18 управлени  вырабатываетс  сигнал управлени  блоком И. По этому сигналу осуществл етс  Продвижение мантиссы остатка Mosk(-i) младшими разр дами влеред в блоке 11 и суммирование ее с нулевымИ разр дами до поступлени  мантиссы приращени  интеграла . А через

2Пул-(,) + () -

тактов выдаетс  блоком 8 сигнал пуска блока 18. И из блоКа 18 управлени  поступает Потенциал на управл ющие входы блока 10, блока 9, .преобразовател  13. По этому потенциалу запускаютс  блок 17 и блок 9, если знак разности -пор дков

((г-1) - Плгд-Л

отрицательный. При этом блоком 4 совместно с блоком 9 вырабатываетс  сигнал, обеспечивающий сдвиг кода приращени  влево в блоке 12 относительно мантиссы

подынтегральной функци-и ,, на

2%/-)

К1

разр дов. А если разность пор дков

Гк(1-1) - ПА/Л-Л

положительна , то пуск блока 9 осуществл етс  ПО предварительному потенциалу работы, поступающему из устройства управлени  на вход 26. В этом случае выравниваютс  пор дки подынтегральной функции и ее приращений до начала операции суммировани  мантиссы подынтегральной функции с ее приращени ми, причем, если разность пор дков находитс  в пределах

А Пгй-() - .

При этом код приращени  сдвигаетс  вправо на

2%.-,) - « разр дов относительно мантиссы

Ука-1) А если разность пор дков

nxjqi i) -Плку г А.

то блок 9 выдает сигнал запрета в блок 12, и последним выдаетс  нулевое приращение. Из выхода блока 12 код приращени  в виде

п - YKI 2 У/(1-1) .т,

поступает на один вход сумматора 6, а на второй - мантисса

)

ИЗ выхода блока 10. В сумматоре б вычисл етс  новое значение мантиссы подынтегральной функции . Вычисленна 

мантисса перезаписываетс  в блок 10 и одповременно поступает в регистр 15. В блоке 13 формируютс  весовые единичные разр ды приращени  переменной интегрировани . В свою очередь весовые единичные разр ды поступают на входы коммутаторов 17. Последние онращиваютс  специальными сигналамИ, поступающими из устройства управлени  на входы 23. Причем первый сигнал начинаетс  со второго такта после поступлени  сигнала из выхода блока 18 управлени , а каждый последующий начинаетс  на такт позже. Коммутаторы 16, 17 подключают соответствующие выходные шины  чеек регистра 15 к входам сумматора 7. Через коммутаторы 16, 17 информаци  из выхода регистра 15 поступает в виде частичных произведений на входы сумматора 7. В сумматоре 7 вычисл етс  мантисса приращени  интеграла. Результат из выхода сумматора 7 поступает

младшими разр дами вперед через преобразователь 14 на информационный вход блока 11 с задержкой на

/.(.-1)()- тактов относительно мантиссы остатка

osf,r

что эквивалентно умножению мантиссы приращени  интеграла на величину п,у„,, ., - п„

))

oSffi

В преобразователе 14 произведению присваиваетс  знак приращени  переменной интегрировани . Таким образом, с выхода преобразовател  14 информаци  поступает на вход блока 11 в виде вычисленной мантиссы приращени  интеграла

Мк,,.А«.х,.,) блоке 11 вычисленна  мантисса Интеграла суммируетс  со старшими разр дами мантиссы остатка М.

По окончании операции интегрировани  снимаетс  потенциал работы, и из устройства управлени  поступает потенциал нормализации на вход 27 блока И и блока 10. При этом в блоке 10 нормализуетс  мантИСса подынтегральной функции Мку,- и формируетс  новый пор док

Пк/г() ± Ук1

а в блоке II нормализуетс  мантисса при

ращени  интеграла ,,

и формируетс  новый пор док приращени  интеграла

Ук(1-.1)(1+1)(1+1г если Пк/г(,1) + Пдху(,1) - -По.,,0; Пдгу(г+1) j ± ) если

Пку() + /f(41) w 0;

ДПдг;,(;+1), если ) +

+ ПАХЛ:(/. I) Ki ОА по Потенциалу выделени  приращени , поступающему по входу 24 из устройства управлени , формируетс  в блоке 11 Переменное приращение интеграла

Д/гадг(г+1) ) 1

путем выделени  группы / старших разр дов из вычисленной мантиссы -приращени  интеграла, при этом выдел етс  остаток интеграла в виде

Mo.(,,,),,J

Одновременно в -блоке И формируетс  пор док остатка

(; + 1) - По5д-; + (ij I) тИспользование предлагаемого цифрового интегратора дает возможность увеличить скорость вычислени  по сравнению с существующими цифровыми интеграторами.

Claims (2)

1. Формула изобретени 

   Цифровой интегратор, содержащий два блока вычитани , два блока анализа знака , три сумматора, блок сдвига -кода, блок нормализации мантисс, блок элементов задержки , блок квантовани  и первый преобразователь кода, причем лервый выход -первого блока вычитани  через первый блок анализа знака соединен с первым и вторым входами блока сдвига кода, третий вход которого подключен к второму выходу первого блока вычитани , выход первого сумматора соединен с первым входом блока нормализации мантисс, первый выход которого подключ.ен к первому входу первого сумматора, а второй выход блока нормализации мантисс соединен с первым входом второго сумматора, выход которого подключен к первому входу второго блока вычитани , второй вход которого соединен с выходом блока квантовани , первый выход второго блока вычитани  через второй блок анализа знака соединен с первым и вторым входами блока элементов задержки и блока квантовани , третий вход которого подключен к второму выходу второго блока вычитани , третий выход которого -соединен с третьим входом блока элементов задержки, четвертый вход блока квантовани  соеди-нен с выходом первого преобразовател  кода, первый вход которого подключен к выходу третьего сумматора , отличающийс  тем, что, с целью повышени  быстродействи , в него введены второй и третий прео-бразователи кода, два коммутатора, распределительный регистр и блок управлени , -причем первый и второй входы блока управлени  соединены с первым И вторым выходами второго блока анализа знака, третий вход блока управлени  подключен к выходу блока элементов задержки, выход блока управлени  соединен с третьим входом блока сдвига кода, вторым входом блока нормализации мантисс и первым входом второго преобразовател  кодов, второй вход которого

   подключен к второму входу второго сумматора , первый и второй выходы второго преобразовател  кодов соединены соответственно с управл ющими входами первого и второго коммутаторов, группа входов которых подключена к соответствующей группе выходов распределительного регистра, а выходы обоих коммутаторов соединены соответственно с первым и вторым входами третьего сумматора, третий

   выход второго преобразовател  кодов соединен со вторым входом первого -преобразовател  кодов, выход блока сдвига кода соединен с первым входом третьего -преобразовател  кодов, второй вход которого

   соединен со вторым входом первого блока вычитани , а выход подключен к второму входу первого сумматора, выход которого соединен со входом распределнтельпого регистра .

   Источники информации,

   прин тые во внимание при экспертизе 1. Кал ев В. А. Теори  цифровых интегрирующих маши-н и структур. М., «Энерги , 1970, с. 355-362.
2. 2. Авторское свидетельство СССР № 453711, кл. G 06J 1/02, 22.11.72.