Claims (2)
2 364 выходного коммутатора, входы и выходы которого поде соединены к соответствующ входам и выходам системы. На чертеже представлена блок-схема системы, котора содержит: центрапьпый процессор 1, регистр обмена 2, блок 3 выбора приоритета, блок 4 управ лени , бпок 5 управлени периферийным устройством, коммутатор 6, выходной коммутатор 7, периферийный регистр 8, а фесный регистр 9, блок 10 управле ни адресным регистром, формирователь .11 признака обращени , дешифратор 12, входы и выходы системы 13,. подключае мые к периферийному устройству, форми рователь 14 сигнала переключени , шина 15 синхронизации, сигнал на кото рую подаетс со второго выхода блока 4 управлени , и шина 16 синхронизации , на которую сигнал подаетс из блока 5 управлени периферийным устройством . Центральный процессор 1 соединен с регистром обмена 2 шинaми пo которым производитс обмен информацией в параллельном коде между процессором 1 и регистром обмена 2.с Управление регистром обмена 2 осуществл ет бпок 4 управлени . Источники данных периферийного уст ройства соединены со входами-выходами 13, которые через выходной коммутато 7 св5кзаны с периферийным регистром 8 Сигналь: с выхода дешифратора 12 через формирователь 14 сигнала переклзоченй подаютс на управл ющие коммутатора 6, обеспечивающего в зависимости от режима работы подачу на управл ющий вход периферийного регистра 8 сигналов синхронизации либо с соответствующего выхода блока 4 управлени {шина 15 синхронизаш), либо с выхода блока 5 управлени периферийным устройством (шина 16 синхронизаоии). Управление адресным регистром 9 осуществл етс сигналами, поступающим на соответствующие входы иа блока Ю управгюнн адресным регистром и на формировател 11 признака обращени . В исходном положении сигнал на шине 15 синхронизации из блока 4 управлени в перифврийнрв устройство не выдаетс . При напнчиа сигнала на шине 16 синхронизации, гвиерируемрго блоком 5 управлени периферийным устройством, формирователь 11 п|зизнака ббращевн вырабатывает ситна , обеспечивающий по соотвегс1ъующому входу установку адресного регистра 9 в исходное состо ние, которое преобразуетс дешифратором J 2 в сигнал, которым формироватега 14 сигнала переключени переводит коммутатор 6 в состо ние, обеспечивающее прохождение cHrHahoB синхронизации с гыхода блока 5 управлени периферийным устройством на управл юшин вход периферийного регистра 8. Кроме того, состо ние разр дов адресного регистра 9 дешифруетс в выхошюм коммутаторе 7, и тем самым обеспечиваетс разрыв цепей обмена источников данных, подключенных ко входам-выходам 13, и периферийного регистра 8. „Обмен данными управл ющей вычислительной машины с периферийным устройством может производитьс как по инициативе центрального ьроцессора 1, который формирует в этом случае сигнал , поступающий в бпок 4 управлени , так и по инициативе периферийного устройства , которое формирует сигнал, поступающий из его блока 5 управлени периферийным устройством через блок 3 выбора приоритета на соответствую™ щий вход блока 4 управлени . Блок 4 управлени , получив команду на обмен данными центрального процессора 1 с периферийным устройством, выдает на шнну 15 синхронизации последовательность импульсов. С приходом первого импульса последовательности формирователь 11 признака обращени в течение времени действи последовательности импульсов синхронизации на шине J.5 вырабатьтает потенциальный сигнал, которым адресный регистр 9 переводитс в режим записи информации. Одновременно , бпок 10 управлени адресным регистром по сигналу с выхода формироватеп 11 признака обращени начинает вырабатывать ,иа последовательности импульсов синхронизации первую пачку сдвиговых импульсов, которые поступают иа вход синхронизации адресного регистра 9, обеспечива запись кода операции (организада передачи инфсрмагша в одном клв обоих ишравлени х) вхоии выхода 13, поступак дего иа блока 4 упр аБле1Ш . Но око чаиов aaimcB нвформаши в а ; 8СНЫЙ регистр 9, состоайие разрадов этого регис-фа дешифруетс в выходном доммутаторе 7, обеспечива подключение соответствук пего вкода выхода 13 к 56 перифбфнйному регистру 8. Кроме того, дешифратор 12 дешифрует и вырабатывае сигнал, который через формирователь 1А сигнстла перекшочени выдаетс на управ л юш,ие входы коммутатора 6, обеспечива формирс.;вание второй пачки совиговы имггутзсов из последовательности импуль сов синхронизации на цгине 1 5 и подачу этой пачки сдвиговых импульсов на вход синхронизации периферийного рогист ра 8. Одновременно блок 4 управлени вырабатывает третью пачку сдвиговых импульсов, которые прикладьгоаютс к входу синхронизации регистра обмена 2. Информаци с выхода регистра обмена . 2 под действием третьей пачки сдвиговых импульсов поступает на вход периферийного регистра 8 и записьгааетс в него. Аналогичным образом информаци из периферийного регистра 8 переписьь ваетс в регистр обмена 2,364 output switches, the inputs and outputs of which are connected to the corresponding inputs and outputs of the system. The drawing shows a block diagram of a system that contains: a central processor 1, an exchange register 2, a priority selection unit 3, a control unit 4, a peripheral device control unit 5, a switch 6, an output switch 7, a peripheral register 8, and a chopper register 9 , the unit 10 controls the address register, the addressing feature generator .11, the decoder 12, the inputs and outputs of the system 13 ,. connected to the peripheral device, the switching signal generator 14, the synchronization bus 15, the signal to which is supplied from the second output of the control unit 4, and the synchronization bus 16 to which the signal is supplied from the peripheral device control unit 5. The central processor unit 1 is connected to the exchange register by 2 buses through which information is exchanged in parallel code between the processor 1 and the exchange register 2.c The exchange register 2 is controlled by the control unit 4. The peripheral device data sources are connected to the inputs-outputs 13, which are connected to the peripheral register 8 via the output switch 7 Signal: from the output of the decoder 12 through the driver 14, the switch signals are sent to the control switch 6, which, depending on the operation mode, provides the control switch the input of the peripheral register 8 of the synchronization signals either from the corresponding output of the control unit 4 {bus 15 sync) or from the output of the control unit 5 peripheral device (bus 16 synchronization). The address register 9 is controlled by signals arriving at the corresponding inputs of the Yu block and controlled by the address register and on the callout feature generator 11. In the initial position, the signal on the synchronization bus 15 from the control unit 4 to the peripheral device is not output. When the signal is written on the synchronization bus 16, guided by the peripheral device control unit 5, the forcing 11 p | of the bottom sign generates a sieve, which provides the address register 9 to the initial state by the corresponding input, which is converted by the J 14 into the signal. switches the switch 6 to the state that ensures synchronization of the cHrHahoB from the output of the control unit 5 by the peripheral device to the control input of the peripheral register 8. In addition The state of the bits of the address register 9 is decrypted in the downstream switch 7, and thus provides for breaking the exchange circuits of the data sources connected to the inputs-outputs 13 and the peripheral register 8. The data exchange of the control computer with the peripheral device can be done as on the initiative of the central processor 1, which forms in this case the signal arriving at the control box 4, and at the initiative of the peripheral device, which generates the signal coming from its periphery control unit 5 by the emergency device through the block 3 for selecting the priority to the corresponding input of the block 4 for control. The control unit 4, having received a command to exchange data of the central processor unit 1 with the peripheral device, outputs a sequence of pulses to the synchronization pin 15. With the arrival of the first pulse of the sequence, the shaper 11 of the reference sign, during the duration of the sequence of synchronization pulses on the bus J.5, generates a potential signal by which the address register 9 is placed in the information recording mode. At the same time, the address register control bpoc 10 generates the first batch of shear pulses received by the address register 9 synchronization input and organizes the operation code (organizing the transfer of information in one control of both matches) ) Exit 13, the action of the hea of block 4 control abl1S. But the eye of tea aaimcB is nothing but a; The 8CN register 9, the state of the racks of this register is decrypted in the output switch 7, providing the connection of the corresponding output code 13 to the 56 peripheral register 8. In addition, the decoder 12 decrypts and generates a signal that is output through the transponder 1A of the transition signal to the control signal output to the controller. , the inputs of the switch 6, providing the second pack of the sovig node from the sequence of synchronization pulses on the circuit 1 5 and supplying this pack of shear pulses to the synchronization input of the peripheral driver 8. One temporarily control unit 4 generates a third packet of shift pulses which prikladgoayuts to exchange synchronization register entry 2. The information output from the register exchange. 2, under the action of the third packet of shift pulses, is fed to the input of the peripheral register 8 and written to it. Similarly, the information from the peripheral register 8 is copied to the exchange register.
2. По окончаний сеанса обмена информацией блок 4 управлени прекрашает выдачу сигнала на шину 15 синхронизации . Формирователь 11 признака обращени при наличии сигнала на его входе по шине синхронизации 16 формирует сигнал, которым адресный регистр 9 и блок 1О управлени адресным регистром перевод тс в исходное состо ние . В выходном коммутаторе 7 разрываютс соешгаени вхОпов -выходов 13 И периферийного регистра 8. На выхода дешифратора 12 заканчиваетс формирование сигнала, обеспечивающего через формирователь 14 сигнала переключени и коммутатор 6 подачу на управл ющий вход периферийного регистра 8 сигнала синхронизации с шины 15, Центрагоьный процессор 1 осуществл ет считьгеание информации с регистра обмена 2 и начинает подготавливать информацию дн спедук цего сеанса обмена информацией, В периферийном устройстве информаци с периферийного регистра 8 переписываетс в соотве ствук ций источник ванных , подкшоЧеИйьтЙ ко входу-выходу 13, Поспе этого лерйферййньй регистр В может использован в составе периферийного устройства дл решени рругю задач, дл чего через коммутатор 6 из блока 5 управпенн перифернйным 6 устройством на вход синхронизации регистра 8 подаетс сигнал синхронизации с шины 16, Таким оёразом, введение в систему но авт. св. №490115 р да дополлител ных блоков позволило повысить пропускную способность системы обмена управл ющей вычислительной машины с периферийным устройством за счет одновременной работы нескольких нсточпиког данных В составе периферийпог-о устройства . Формула из обретени Система дл обмена данными управл ющей вычислительной машины с периферийным устройством по авт. св. № 490115, отличаюша с тем, что, с аелью повышени пропускной способности системы, в нее введены адресный регистр, блок управлени адресным регистром, дешифратор, формирователь признака обращени , формирователь сигиапа переключени и выходной коммутатор, причем управл51ющий вход коммутатора сое инен с управл ющими входами формировател признака обращени , фг К}Ировател сигнала ключепи и блока управлени адресным регистром, выход- которого подключен к первому входу адресного регистра, второй вход коммутатора соединен с первыми входами формировател признака обращени и формировател сигнала переключени , выход которого подключен к третьему входу коммутатора, выход формировател признака обращени ссе/1инен со входом блока управлени адресным регистром и вторым взсопом адресного регистра, третий вход которого подкпжзчен к третьему выходу блока управлени , выхошл адресного регистра подключены к ацресвому входу выходного коммутатора дешифратор к третьему входу формнровате признака обращени :, информацаоЕЕые входы и выходы пернфернйного регистра подключены соответственно к информационным ЁЫЗСОдам и входам агкодного жоммутатора, Ей;оды Е выходы которстЧ) подсоединены к соответствуюш м входам н выходам системы.2. After the end of the communication session, the control unit 4 stops the signal to the synchronization bus 15. The inverter feature generator 11, in the presence of a signal at its input via the synchronization bus 16, generates a signal by which the address register 9 and the address register control unit 1O are reset. In the output switch 7, the inputs of the I / O ports-outputs 13 and the peripheral register 8 are broken. The output of the decoder 12 terminates the formation of a signal that provides the switching signal 6 and the switch 6 with the switching signal 6 and the central processor 15 to the control input of the peripheral register 8. It doesn’t count information from exchange register 2 and begins to prepare information for one day of the information exchange session. In the peripheral device information from the peripheral register 8 written to the input source and subconnect to input / output 13, this leiper register b can be used as part of the peripheral device to solve other problems, for which a switch is sent from switch 5 of control 5 by peripheral 6 to input of register synchronization 8 synchronization with bus 16, Thus, an introduction to the system but auth. St. No.490115 of a number of additional units made it possible to increase the capacity of the exchange system of a controlling computer with a peripheral device due to the simultaneous operation of several parameters of the PDT system as part of the peripheral device. Formula from the acquisition System for data exchange control computer with a peripheral device by author. St. No. 490115, is different from the fact that, with an increase in system capacity, an address register, an address register control block, a decoder, a reverse indication driver, a switch trigger generator, and an output switch are entered into it, and the control input of the switch is unique with control inputs inverter signer, phg K} of the Key Signal Signer and the address register control block, the output of which is connected to the first input of the address register, the second input of the switch is connected to the first inputs and the inverter sign driver and the switch signal generator, the output of which is connected to the third input of the switch, the output of the inverter sign attribute generator is connected to the input of the address register control unit and the second address register register, the third input of which is connected to the third output of the control unit, the output register is connected to the acresv input of the output switch, the decoder to the third input forms the sign of the access:, information inputs and outputs of the peripheral register are connected We are correspondingly connected to the information terminals and the inputs of the aggregate of the jumming switch, Eu; o; the E outputs which are connected to the corresponding inputs and outputs of the system.