SU631986A1

SU631986A1 - Storage cell

Info

Publication number: SU631986A1
Application number: SU742028732A
Authority: SU
Inventors: Владимир Николаевич Иванков
Original assignee: Ivankov Vladimir N
Priority date: 1974-06-03
Filing date: 1974-06-03
Publication date: 1978-11-05

Description

II

Изобретение относитс к области вь числительной техники к может быть использовано в качестве элемента пам ти в ЦВМ и в устройствах автоматики и телемеханики.The invention relates to the field of numerical technology to can be used as a memory element in a digital computer and in devices of automation and telemechanics.

Известен интеграль Б й тиристорный элемент пам ти, содержащий тиристор с прбцольной структурой, транзисторы и резисторы 1J .The known integral B thyristor memory element, containing a thyristor with a prztsolny structure, transistors and resistors 1J.

Однако такой элемент сложен в управлении .However, this element is difficult to manage.

Наиболее близким техническим решением к изобретению вл етс чейка пам ти , содержаща транзисторы, тиристор катод.- которого через первый резнстор соединен с шиной питани , второй резистор , шину записи - считывани , раар дкую шину и шину нулевого потенциала И .The closest technical solution to the invention is a memory cell containing transistors, a cathode thyristor - through which the first resistor is connected to the power bus, the second resistor, the read write bus, the parallel bus, and the potential zero bus.

Однако эта чейка пам ти имеет три раздельные входные шины с последовательностью управлени , требующей сложной логической схемы подачи импульсов записи и считывани .However, this memory cell has three separate input buses with a control sequence requiring a complex logic circuit for supplying write and read pulses.

Цель изобретени - упрощение чейки пам ти.The purpose of the invention is to simplify the memory cell.

Поставленна цель достигаетс тем, что в предложенной чейке управл ющий электрод тиристора соединен . второй резистор с коллектором первого транзистора , база которого соединена с шиной записи-считыванн . Эмиттер первого транзистора соедвнен с базой второго транзистора, эмиттер .которого соединен с разр дной шнной, а коллектор -€ катодом тиристора, анод которого соединен с шиной нулевого потенциала.The goal is achieved by the fact that in the proposed cell the thyristor control electrode is connected. the second resistor with the collector of the first transistor, the base of which is connected to the write-read-out bus. The emitter of the first transistor is connected to the base of the second transistor, the emitter of which is connected to the discharge cable, and the collector is connected to the cathode of the thyristor, the anode of which is connected to the zero potential bus.

На чертеже представлена электричеока схема предложенной чейки пам ти. Она содержит тиристор 1, транэибторы 2, 3, резисторы 4, 5, шину 6 записисчитывани , разр дную шину 7, выходную клемму 8 и шину 9 питани .The drawing shows an electrical circuit diagram of the proposed memory cell. It contains a thyristor 1, electromotive 2, 3, resistors 4, 5, read write bus 6, bit bus 7, output terminal 8 and power bus 9.

В выключенном состо нии тиристора на клемме 8 напр жение близко к напр жению источника питани , что соответствует О информации. На управл ющем электроде тиристора и коллекторе транзистора 2 присутствует напр жение.In the off state of the thyristor at terminal 8, the voltage is close to the voltage of the power source, which corresponds to the O information. A voltage is present on the control electrode of the thyristor and collector of transistor 2.