SU622086A1 - Coding arrangement - Google Patents
Coding arrangementInfo
- Publication number
- SU622086A1 SU622086A1 SU762411463A SU2411463A SU622086A1 SU 622086 A1 SU622086 A1 SU 622086A1 SU 762411463 A SU762411463 A SU 762411463A SU 2411463 A SU2411463 A SU 2411463A SU 622086 A1 SU622086 A1 SU 622086A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- word
- register
- outputs
- elements
- output
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Description
с входами блока сзмматоров по модулю два.with the inputs of the unit szmmatorov modulo two.
Схема устройства дл кодировани представлена ыа чертеже.A schematic of the device for encoding is shown in the drawing.
Устройство содержит информационный регистр 1 с входом 2 (группа входов устройства ) и выходом 3 (группа выходов устройства ), регистр 4 пр мого кода, вход 5 которого вл етс группой входов устройства , схему 6 сравнени , котора подключена входами к информационному регистру 1 и регистру 4 пр .мого кода, а выходами - к элементу ИЛИ 7, соединенному с контрольным регистром 8, с входами элементов М 9 иервой группы и через элемент НЕ 10 с входами элементов И 11 второй группы.The device contains information register 1 with input 2 (device input group) and output 3 (device output group), direct code register 4, input 5 of which is a device input group, comparison circuit 6, which is connected by inputs to information register 1 and register 4 pr. My code, and outputs - to the element OR 7, connected to the control register 8, with the inputs of elements M 9 of the first group and through the element NOT 10 with the inputs of elements And 11 of the second group.
Выходы элементов И И группы подключены к входам элементов ИЛИ 12 группы, другие входы которых св заны с выходами элементов И 9 группы через элементы НЕ 13 группы, выходы элементов ИЛИ 12 группы вл ютс группой выходов 14 устройства и соединены с входами блока 15 сумматоров по модулю два, выходы которого подключены к входам контрольного регистра 8. Выходы контрольного регистра - это группа выходов 16 устройства.The outputs of the elements AND AND groups are connected to the inputs of the elements OR 12 groups, the other inputs of which are connected to the outputs of the elements AND 9 groups through the elements NOT 13 groups, the outputs of the elements OR 12 groups are a group of outputs 14 of the device and connected to the inputs of the unit 15 two, the outputs of which are connected to the inputs of the control register 8. The outputs of the control register are a group of outputs 16 of the device.
Работает устройство следующим образом.The device works as follows.
При кодировании информационное слово по входу 2 поступает на информационный регистр 1, откуда по выходу 3 оно записываетс в выбранную чейку запоминающего устройства и считываетс но входу 5 на регистр 4 пр мого кода. На выходах схемы 6 сравнени сигнал «1 по вл етс в тех разр дах , в которых отсутствует совпадение кода информационного регистра 1 и регистра 4. Таким образом, сигнал «1 формируетс на выходе элемента ИЛИ 7 в случае наличи искажающего слово отказа чейки . Если искажающий слово отказ имеет место, в определенный разр д контрольного регистра 8 записываетс «1 и разрешающий сигнал подаетс на элементы И 9. В результате информационное слово инвертируетс элементами НЕ 13 и поступает на выход 14 устройства и на блок 15 сумматоров по модулю два, где инверсный код слова , неискаженный отказами чейки, кодируетс в соответствии с кодом Хамминга, и контрольное слово записываетс в контрольный регистр 8, откуда оно поступает на выход 16 устройства.When encoding, the information word on input 2 goes to information register 1, from where on output 3 it is written to the selected memory cell and read to input 5 on register 4 of the direct code. At the outputs of the comparison circuit 6, the signal "1 appears in those bits in which there is no match between the code of information register 1 and register 4. Thus, the signal" 1 is generated at the output of the element OR 7 in the case of a word distorting cell failure. If a word reject fault occurs, at a certain bit of the control register 8 is recorded "1 and the enabling signal is fed to elements 9. As a result, the information word is inverted by elements NOT 13 and fed to the output 14 of the device and to block 15 modulo-two, where the inverse word code, undistorted by cell failure, is encoded in accordance with the Hamming code, and the control word is written to the control register 8, from where it arrives at the output 16 of the device.
В случае отсутстви искажающего слово отказа, в соответствующий разр д контрольного регистра 8 записываетс «О, разрешающий сигнал выдаетс на элементы И 11, информационное слово поступает на выход 14 устройства и кодируетс блоком 15 сумматоров по модулю два в соответствии с кодом Хамминга, контрольное слово записываетс в контрольный регистр 8 и попадает па выход 16 устройства.In the case of the absence of a word-distorting failure, the corresponding bit of the control register 8 is written "O, the enabling signal is outputted to the elements 11 and the information word is fed to the output 14 of the device and encoded by modulo-two block 15 in accordance with the Hamming code, control register 8 and gets PA output device 16.
В качестве примера рассматриваетс кодирование 11-разр дного слова «01110111001As an example, the coding of the 11-bit word "01110111001
при записи его в чейку с отказавшим восьмым разр дом (отказ типа «Генератор нул ). Слово «01110111001 с информационного регнстра 1 записываетс по выходу 3 в запоминающее устройство. На регистр 4 пр мого кода по входу 5 считываетс слово «01100111001. На выходе схемы 6 сравнени формируетс код «00010000000, на иыходе элемента ИЛИ 7 по вл етс сигналwhen writing it into a cell with a failed eighth digit (a failure like “Generator zero”). The word "01110111001 from the information register 1 is recorded on output 3 in a memory device. On register 4 of the direct code, input 5 reads the word "01100111001. At the output of the comparison circuit 6, the code "00010000000 is generated, on the output of the element OR 7, a signal appears
«1. В соответствующий разр д контрольного регистра 8 записываетс сигнал «Ь, и на выходах элементов ИЛИ 12 формируетс код, инверсный наход щемус на информационном регистре 1: «10001000110."one. The signal "b" is written to the corresponding bit of the control register 8, and at the outputs of the elements OR 12, a code is generated that is inverse on the information register 1: "10001000110.
Это слово уже не искажаетс отказом, оно поступает на блок 15 сумматоров по модулю два, на выходах которого формируетс контрольное слово «1101. Таким образом, в чейку запоминающего устройства записываетс слово «10001000110 1101 1. При декодировании с помощью четырех первых контрольных разр дов исправл ютс ошибки , вызванные сбо ми, и слово инвертируетс но «1 в соответствующем контрольном разр де.This word is no longer distorted by the refusal; it arrives at a block of 15 modulo-two adders, the outputs of which form the control word "1101." Thus, the word "10001000110 1101 1" is written into the memory cell. When decoding, the errors caused by the errors are corrected using the first four check bits, and the word is inverted but "1" in the corresponding check bit.
Таким образом, устройство дл кодировани позвол ет увеличить число исправл емых ошибок, вызванных отказами чеек запоминающего устройства, и тем самымThus, the encoding device allows an increase in the number of correctable errors caused by failures of the memory cells, and thereby
повысить надежность и расширить корректирующую способность кодировани .increase reliability and expand correction coding capacity.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762411463A SU622086A1 (en) | 1976-10-14 | 1976-10-14 | Coding arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762411463A SU622086A1 (en) | 1976-10-14 | 1976-10-14 | Coding arrangement |
Publications (1)
Publication Number | Publication Date |
---|---|
SU622086A1 true SU622086A1 (en) | 1978-08-30 |
Family
ID=20679641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762411463A SU622086A1 (en) | 1976-10-14 | 1976-10-14 | Coding arrangement |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU622086A1 (en) |
-
1976
- 1976-10-14 SU SU762411463A patent/SU622086A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5418796A (en) | Synergistic multiple bit error correction for memory of array chips | |
US5768294A (en) | Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address | |
US4464753A (en) | Two bit symbol SEC/DED code | |
US4334309A (en) | Error correcting code system | |
US5251219A (en) | Error detection and correction circuit | |
US5751744A (en) | Error detection and correction circuit | |
JPH0436487B2 (en) | ||
US4631725A (en) | Error correcting and detecting system | |
US5751745A (en) | Memory implemented error detection and correction code with address parity bits | |
US3688265A (en) | Error-free decoding for failure-tolerant memories | |
US5761221A (en) | Memory implemented error detection and correction code using memory modules | |
KR102583797B1 (en) | Memory system and operating method of memory system | |
JP2776839B2 (en) | Semiconductor memory | |
US5535227A (en) | Digital information error correcting apparatus for single error correcting (SEC), double error detecting (DED), single byte error detecting (SBED), and odd numbered single byte error correcting (OSBEC) | |
US3766521A (en) | Multiple b-adjacent group error correction and detection codes and self-checking translators therefor | |
EP0527025B1 (en) | Circuit and method of error detection and correction in data words with checkbits | |
US6460157B1 (en) | Method system and program products for error correction code conversion | |
SU622086A1 (en) | Coding arrangement | |
SU842976A1 (en) | Device for correcting errors in storage unit | |
RU2826990C2 (en) | Redundant memory with error correction in duplicated channels | |
SU1297120A1 (en) | Storage with error correction | |
Bose et al. | Unidirectional error codes for shift-register memories | |
SU1059629A2 (en) | Self-checking storage | |
SU964736A1 (en) | Error-correcting storage | |
SU970480A1 (en) | Self-checking memory device |