SU618858A1

SU618858A1 - Cyclewise synchronizing arrangement

Info

Publication number: SU618858A1
Application number: SU762366498A
Authority: SU
Inventors: Герман Васильевич Коновалов; Захарий Иосифович Лангуров; Галина Семеновна Рудская
Original assignee: Предприятие П/Я А-7956
Priority date: 1976-06-01
Filing date: 1976-06-01
Publication date: 1978-08-05

Description

1one

Изобретение относитс к радиотехнике иThis invention relates to radio engineering and

может использоватьс в источниках питани , в приемниках информации дл обеспечени синхронизма.can be used in power sources, in receivers of information for providing synchronism.

Известно устройство синхронизации по циклам.содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробовани и пам ти, выходы которого через блок управлени соединены с управл ющим входом делител и вторым входом элемента ИЛИ 1.A synchronization device for cyclically containing a serially connected divider, an OR element and a shift register is known, the input and outputs of which are connected to the corresponding inputs of the test unit and the memory, the outputs of which through the control unit are connected to the control input of the divider and the second input of the OR 1 element.

Однако в этом устройстве при неравноверо тных позици х начала поиска синхронизма требуетс больщое врем на его восстановление .However, in this device, with uneven positions of the beginning of the search for synchronism, it takes a long time to restore it.

Цель изобретени - уменьщение времени вхождени в синхронизм.The purpose of the invention is to reduce the time taken to synchronize.

Дл этого в устройство синхронизации по циклам, содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробовани и пам ти, выходы которого через блок угфавлени соединены с управл ющим входом делител и вторым входом элемента ИЛИ, введены коммутируемый счетчик, дваTo do this, a cycle synchronization device containing a serially connected divider, an OR element and a shift register, the input and outputs of which are connected to the corresponding inputs of the test unit and the memory, the outputs of which are connected to the control input of the divider and the second input of the OR element through switched dial two entered

элемента И, триггер, счетчик .ощибок и узелelement, trigger, counter. lash and node

формировани сигналов «Сброс, при это.м дополнительный вход делител через последовательно соединенные первый элемент И, счетчик ощибок и узел формировани сигналов «Сброс подключен к входам «СбросForming signals "Reset, with this. Additional input of the divider through the first element AND connected in series, the error counter and the unit for generating signals" Reset connected to the inputs "Reset

блока опробовани и пам ти, триггера,счетчика ошибок и коммутируемого счетчика, к двум другим входам которого подключены управл ющие выходы блока управлени , а выход подключен ко входу триггера и ко второму входу узла формировани сигналов «Сброс, причем ко входам второго элемента И подключены соответственно выход одного из разр дов регистра сдвига и дополнительный вход делител , управл ющий вход которого подключен к третьему входу узла формировани сигналов «Сброс, а выход - к первому дополнительному входу блока управлени , к второму дополнительному входу которого подключен первый выход триггера, а второй выход триггера соединен с входом первого элемента И, второй вход которого соединен с дополнительным выходом блока опробовани и пам ти. Кроме того узел формировани сигналов «Сброс состоит из трех выходных формирователей импульсов , двух ключей и триггера , причем выходы триггера подключеныthe test unit and the memory, the trigger, the error counter and the switched counter, to the other two inputs of which the control outputs of the control unit are connected, and the output is connected to the trigger input and to the second input of the "Reset" input node, and the inputs to the second And element are connected respectively the output of one of the shift register bits and the auxiliary input of the divider, the control input of which is connected to the third input of the "Reset" signal generating unit, and the output to the first auxiliary input of the control unit, to the second To the auxiliary input of which the first output of the trigger is connected, and the second output of the trigger is connected to the input of the first element I, the second input of which is connected to the additional output of the testing and memory unit. In addition, the signal generation node "Reset consists of three output pulse shapers, two keys and a trigger, with the trigger outputs connected

к одному из входов двух КЛЮчеи, Д)to one of the inputs of the two Klyuchei, D)

входы которых объединены и и.Шкпс входом узла формировани сигналов «(брос, выход первого ключа вл етс одним из выходов «Сброс узла формировани сигиалов «Сброс, а выход второго ключа нодключен к одному из входов иервого, второго выходных формирователей импульсов и триггера, другой вход которого объединен с управл ющим входом первого ключа и входом третьего выходного формировател импульсов и вл етс вторым входом узла формировани сигналов «Сброс, а второй вход первого выходного формировател импульсов вл етс третьим входом узла формировани сигналов «Сброс.the inputs of which are combined and i.Skkps by the input of the signal generation node "(cast, the output of the first key is one of the outputs" Reset the node of the formation of signals "Reset, and the output of the second key is connected to one of the inputs of the first, second output pulse drivers and trigger, the other the input of which is combined with the control input of the first key and the input of the third output pulse shaper and is the second input of the "Reset" signal generation unit, and the second input of the first output pulse shaper is the third input m node forming signals "Reset.

На чертеже приведена структурна : лектрическа схема предложенного устройства.The drawing shows a structural: Electrical circuit of the proposed device.

Устройство синхронизации по циклам содержит последовательно соединенные делигель 1, элемент ИЛИ 2 и регистр 3 сдв.ига, вход и выходы которого соедине Нз1 с соответствующими входами блока 4 опробовани и пам ти, выходы которого через блок 5 управлени соединены с унравл юни-1м входом делител 1 и вторыК входо.м эле.ме1гта ИЛИ 2, коммутируемый счетчик 6, два элемента И 7, 8, триггер 9, счетчик 10 OHJHбок и узел 11 формировани сигналов «Сброс. При этом дополнительный вход делител I через последовательно соединенные первый элемент И 7, счетчик 10 ошибок и узел 11 формировани сигна.юв «Сброс подключен к входа.м «Сброс блока 4 опробовани и пам ти, триггера 9, счетчика 10 ощибок и коммутируемого счетчика б, к дву.м другим входам которого Г1одк,1ючены управл ющие выходы блока 5 управлени , а выход нодключен ко входу триггера 9 и ко второму входу узла формировани сигналов «Сброс 11. Причем ко входам второго элемента И 8 подключены соответственно выход одного из разр дов регистра 3 сдвига и дополнительный вход делител 1, управл ющий вход которого нодключен к третьему входу узла 11 формировани сигналов «Сброс, а выход - к первому дополнительному входу блока 5 управлени , к второ.му дополнительному входу которого подключен первый выход трипера 9, а второй выход триггера 9 соединен с входом первого эле.мента И 7, второй вход которого соединен с дополнительным выходом блока 4 опробовани и пам ти.The cycle synchronization device contains serially connected deligel 1, element OR 2, and register 3 of the memory, the input and outputs of which are connected to the Hz1 with the corresponding inputs of test block 4 and memory, the outputs of which are connected through control unit 5 to unravl uni-1m divider input 1 and 2 of the input m. Element 1 or 2, switched counter 6, two elements AND 7, 8, trigger 9, counter 10 OHJH side and node 11 of the formation of signals "Reset. At the same time, the additional input of the divider I through the first element I 7 serially connected, the counter 10 errors and the signal generating unit 11. Reset connected to the input m. Reset of the testing unit 4 and memory, trigger 9, the error counter 10 and the switched counter b , to two m other inputs of which G1odk, 1 control outputs of control unit 5, and output are connected to trigger input 9 and to the second input of the "Reset 11" signal generating node. Moreover, the inputs of the second element And 8 are connected to the output of one of the bits register 3 shift a and the auxiliary input of divider 1, the control input of which is connected to the third input of the signal generation unit 11 Reset, and the output to the first auxiliary input of control unit 5, to the second auxiliary input of which the first output of the tripper 9 is connected, and the second trigger output 9 is connected to the input of the first unit I 7, the second input of which is connected to the additional output of the testing unit 4 and the memory.

Кро.ме того узел 11 формировани сигналов «Сброс состоит из трех выходных формирователей 12-14 импульсов, двух ключей 15, 16 и триггера 17, причем выходы триггера 17 подключены к одно.му из входов двух ключей 15, 16, другие входы которых объединены и вл ютс входо.м узла 11 формировани сигналов «Сброс, выход первого ключа 15 вл етс одним из выходов «Сброс узла 11 формировани сигналов «Сброс, а выход второго ключа 16 нодключен к одному из входов первого, второгоIn addition, node 11 of forming the signals "Reset consists of three output formers 12-14 pulses, two keys 15, 16 and trigger 17, and the outputs of trigger 17 are connected to one of the inputs of two keys 15, 16, the other inputs of which are combined and are the inputs of the "Reset" signal generation unit 11, the output of the first key 15 is one of the outputs of the "Reset signal generation node 11" Reset, and the output of the second key 16 is connected to one of the inputs of the first, second

выходных фор.мирователей и.мпульсов 12, 13 и триггера 17, другой вход которого объединен с управл ющим входом первого ключа 15 и входом третьего выходного форми5 р(вател 14 и.чпульсов и вл етс вторым входом узла формировани сигналов «Сброс 11, а второй вход нервого выходного формировател и.мпульсов 12 вл етс третьим входом узла 11 формировани сигналов «(брос. Блок 4 огфобовани и пам ти содержит элементы 18-22 опробовани и эле .менты 23-27 пам ти.output drivers of the pulses 12, 13 and trigger 17, the other input of which is combined with the control input of the first key 15 and the input of the third output form 5 p (the clock of the 14 pulse leads is the second input of the "Reset 11" signal generating unit The second input of the nerve output shaper and pulses 12 is the third input of the signal generating unit 11 (throw. The copying and memory unit 4 contains test elements 18-22 and memory elements 23-27.

Устройство работает следующим образом. В установивщемс режиме, когда синхронизм но циклам обеспечен, управл емыйThe device works as follows. In the steady state mode, when synchronism but cycles are provided, controlled

5 1 осупгествл ет деление тактовой частоты до частоты следовани циклов, в )езу;1ьтате с его выхода поступают цикловые имнульсы, период следовани которых соответствует периоду чередовани «единиц и . «)1улей синхросигнала в принимае.мом5 1 the division of the clock frequency to the frequency of the cycle, c) ez; 1yte from its output cyclic impulses are received, the period of which corresponds to the period of alternation of units and. ") 1 clock signal in reception.

цифровом сигнале. digital signal.

Цикловые и.мпульсы с выхода управл емого делител I через элемент ИЛИ 2 поступают на регистр 3 сдвига, а с одного из выходов ре1истра 3 сдвига через эле.мент И 8 - на выход устройства, где они используютс дл фазировани нриемного распределител цифровой систе.мы св зи.The cyclic impulses from the output of the controlled divider I through the element OR 2 arrive at the 3-shift register, and from one of the outputs of the 3-shift register through the element AND 8 - to the output of the device, where they are used for phasing the digital distributor of the digital system. connection.

С выхода элемента ИЛИ 2 цикловые имну;1ьсы поступают на вход первого элемента онробоваЕ и 18 блока 4 опробовани иFrom the output of the element OR 2 cyclic imina; 1sy arrive at the input of the first element onroba and 18 block 4 testing and

0 па.м ти, а с вьгходов регистра 3 сдвига - на соответствующие входы последующих элементов опробовани 19-22 блока 4 опробовани и пам ти.0 pa.m., and from the shift register 3 inputs to the corresponding inputs of the subsequent test items 19-22 of the test block 4 and memory.

Временное положение цикловых импульсов на входе первого элемента 18 опробовани соответствуют вре.менно.му положению импульсов на выходе управл емого делител 1, цикловые имнульсы на входе второго эле.мента 19 онробовани задержаны в регистре 3 сдвига на интервал вре.мени, соответствующий одной импульсной позиции принимаемого цифрового сигнала, задержка цикловых и.мпульсов на входе третьего эле.мента 20 онробовани равна временно .му интервалу двух импульсных позиций и т. д.The time position of the cyclic pulses at the input of the first test element 18 corresponds to the time position of the pulses at the output of the controlled divider 1, the cyclic signals at the input of the second control element 19 are delayed in the shift register 3 for a time interval corresponding to one pulse position of the received digital signal, the delay of cyclic and pulses at the input of the third element 20 of the pulse is equal to the time interval of two pulse positions, etc.

5Соответственно цикловые импульсы, поступающие на вход последнего Р-ого элемента 22 опробовани , задержаны относительно цикловых импульсов с выхода управл емого делител 1 на интервал времени, равный вре.менно.му интервалу в Р-1 и.мпульсных позиций принимаемого цифрового сигнала.5 According to the cyclic pulses from the output of the controlled divider 1, the cyclic pulses arriving at the input of the last F-th element 22 of testing are equal to the time interval equal to the P-1 and pulsed positions of the received digital signal.

На вторые входы всех элементов 18- 22 опробовани поступает один и тот же принимаемый цифровой сигнал, так что заThe second inputs of all the test elements 18-22 receive the same received digital signal, so that

5 счет задержки цикловых импульсов в регистре 3 сдвига элементы опробовани осуН1сствл ют в каждом цикле опробование Р соседних импульсных позиций принимаемого цифрового сигнала. При этом фаза цикловой последовательности с выхода управл емого5, the counting delay of the cyclic pulses in the shift register 3, the sampling elements HN1, in each cycle, the sampling P of the adjacent pulse positions of the received digital signal. The phase of the cyclic sequence from the output of the controlled

делител 1 устанавливаетс таким образом.divider 1 is established in this way.

что в установившемс режиме символы синхросигнала оиробуютс средним элементом 20 опробовани , а остальные элементы иробовани опробуют имнульсные позинии при .нимаемого цифрового сигнала, соседние синхропозиции справа и слева.that in the established mode, the sync signal symbols are chosen by the middle test element 20, and the rest of the test elements test the pulse positions at the digital signal being taken, the adjacent right and left synchro positions.

В устаиовиви емс режиме сигналы с выхода триггера 9 обеспечивают ноступление цикловых импульсов через э,:1емент И 8 па выход устройства и прохождение импульсов ошибок с выхода среднего элемента 20 опробовани через элемент И 7 на вход счетчика 10 онжбок.In the set-up mode, the signals from the output of the trigger 9 provide for the arrival of cyclic pulses through the ac,: 1st and 8th devices of the device and the passage of error pulses from the output of the middle test element 20 through the And 7 element to the 10 counter input.

Каждый из элементов опробовани работает таким образом, что импульсы спгр1ала ошибки на его выходе отс тствуют только при строгом чередовании «единиц и «нулей на ..опробуемых импульсных позици х прииимаемого ци()р( вого сигна.ла. Каждое нарушение чередовани , т. е. по влепие подр д на опробуемых позици х двух символов «единица или двух С1.мво.лов «нуль, вызь1вает по вление на выходе элеме1Г1а опробовани импульса сигнала ои:ибки.Each of the testing elements works in such a way that the pulses of the sprint error at its output are absent only with a strict alternation of "ones and zeros on the test pulse positions of the primed chi () p (the first signal. Each violation of the alternation, t. That is, in addition, the positions on the test positions of two characters "one or two C1. mvovlov" zero, causes the appearance at the output of the test section of the signal of the signal oi: ibki.

В установившемс режиме ноддержани синхронизма но цик.чам через каждые Л циклов, где М - емкость ко.ммутируе.;ого счетчпка 6, с его выхода пс ступают импульсы , которые пройд формирователь 14 импульсов, осунествл ют сброс счетчика 10 ошибок, емкость которого меньн1е Л . Поэтому в установившемс pe/Kiii -e отдельные нарушени чередовани спнхросимволов, обусловленные воздействием помех иа принимаемый rpynnoBoii сигпал, как нрави.ю, не привод т к по в.кнню и.миул1)Са на вьгходе счетчика 10 ош-ибок.In the established mode of maintaining synchronism but cycling through every L cycles, where M is the capacitance co.mutter; second count 6, pulses go from its output ps, which passed through the impregnator 14 pulses, triggering the reset of the counter 10 errors, whose capacity is 1 L Therefore, in the established pe / Kiii -e, individual violations of alternation of spacing symbols, caused by interference and accepted by rpynnoBoii, sigal, as a rule, do not result in the input of the media1) on the counter of 10 osh-side.

Если же за отмер ем1)1Й коммутируемым счетчиком 6 шггервал времени в М циклов будет иметь месте; N ошибок че)едовани , то на выходе счетчпка 10 оишбок образуетс импульс, который ноступает на узел 11 формировани сигналов «Сброс. В узле 11 формировани cni4ia;iOH триггер 17 переключени установ/кч имг1ул1А-ом с выхода коммутируемого счетчика 6 в такое положение , при котором открыт к.поч 16 п закрыт ключ 15. Соответственно импульс с выхода счетчика 10 он ибок проходит ключ 16 и через формирователи импульсов 12, 13 осуп1ествл ет сброс к().1Л|утируемого ечетчика 6 и элементов 23--27 пам ти и устанавливает триггер 17 пе|:1еключени в положение , при котором закрываетс ключ 16 и открываетс ключ 15.If, however, for measuring 1) 1Y by a switched counter, the 6th time interval in M cycles will take place; N errors of error, then the output of the counter 10 produces a pulse that arrives at the “Reset. In node 11 of the cni4ia; iOH formation, the trigger 17 for setting / kch and 1m1A-ohm from the output of the switched counter 6 to the position where the key 15 is open is closed. Accordingly, the pulse from the output of the counter 10 passes the key 16 and through pulse formers 12, 13 causes a reset to (). 1Л | of the utilized sensor 6 and memory elements 23--27 and sets trigger 17 ne |: 1to the switch to the position at which the key 16 is closed and the key 15 is opened.

Если по вление и.мпульса на выходе счетчика 10 ошибок произоп1ло не из-за потери синхронизма, а из-за опшбок черелТовани синхросигнала, обусловленных помехами, то маловеро тно, что в следуюгцем от.мер емом коммутируемым счетчиком 6 временном интервале в М циклов оп ть будет обнаружено N ошибок чередовани синхросимволов. И если этого не происходит, то есть, если на выходе счетчика 10 огнибок не образуетс импульс, то импульс с выхода коммутиIf the occurrence of an impulse at the output of the counter 10 errors did not occur due to a loss of synchronism, but due to an oversight of the clock signal caused by interference, then it is unlikely that next time measured by the switched counter 6 time interval in M cycles N sync sync errors will be detected. And if this does not happen, that is, if a pulse does not form at the output of the counter 10, the pulse from the output of the commi

руемого счетчика 6 возврашает триггер 17 переключени в прежпее положепие, при котором открываетс ключ 16 и закрываетс ключ 15.The counter 6 is returned by the switch trigger 17 in the previous position, at which the key 16 is opened and the key 15 is closed.

Импульс с выхода ко.ммутируемого счетчика 6, пройд через формирователь ДА импульсов , осушествл ет также сброс счетчика 10 опшбок. Если же имеет .место потер циклового сипхронпзма, то после по влени на выходе счетчика 10 ошибок первого импульса еледует ожидать, что на М циклов будет снова обнаружено не менее чем N оцшбок, чередовани символов на позици х, опробуемых третьим элементом 20 пробовапи . В этом случае сигнал с выхода счетчикаThe impulse from the output of commutator counter 6, having passed through the pulse former YES pulse, also performs the reset of counter 10 oshbok. If, however, there is a loss of cyclic synchronism, then after the appearance of 10 errors of the first pulse at the output of the counter, it is expected that no less than N bits will be detected again on the M cycles, alternating characters at the positions tested by the third element of the probe 20. In this case, the signal from the counter output

10 О1пибок позвол ет пройти импульсу с выхода ком.мутируемого счетчика 6 через ключ 15 и переключить триггер 9 в положение, соответствующее режиму поиска. Элементы10 O1 beak allows the pulse from the output of the commutating counter 6 to pass through the key 15 and switch trigger 9 to the position corresponding to the search mode. Items

23-27 пам ти при этом не сбрасываютс , и, таким образом, в момент переключени триггера 9 в режим поиска элементы 23--27 пам ти содержат информацию о том, имели или не имели место ошибки чередовани символов на импульсных позици х, опробуемых элементами 18-22 опробовани в течение предшествующих М циклов.23-27, the memories are not reset, and thus, at the time the trigger 9 is switched to the search mode, the memory elements 23--27 contain information about whether there were or did not have character sequencing errors on the pulse positions sampled by the elements 18-22 tested during previous M cycles.

В режиме поиска сигналы с выхода триггера 9 запреп.1ают прохождение импульсов через элементы И 7, 8 и разрешают прохождение через блок 5 управлени и.мпульсов списывани на вход ко.ммутируемого счетчика 6. Коммутируемый счетчик 6 в режиме поиска осупхествл ет подсчет числа чередовани «единиц и «нулей на позици х, опробуемых первым элементом 18 опробоваПИЯ .In the search mode, the signals from the output of the trigger 9 fixes the passage of pulses through the elements 7, 8 and allow the charge through the control unit 5 to be charged to the input of the commutating counter 6. The switched counter 6 in the pulse detection mode counts the number of alternation " units and "zeros in the positions tested by the first element 18 of the assay.

Если в мо.мент переключени триггера 9 в режим поиска какой-либо элемент пам ти 23-27 зафиксировал чередование «единиц и «нулей в течение предшествующих М циклов , то в режиме поиска корректирование управл е.мого делител 1 ос}ш.ествл етс таки .м образом, чтобы цосле корректировани позицию, где имело место чередование «единиц и «нулей, опробовал бы первый элемент 18 опробовани . При это.м если чередование символов обнаружено д,вум или несколькими элементами пам ти, нервый элемент 18 опробовани начинает опробовать позицию, на которой ранее было обнаружено чередование си.мволов элементом опробовани с меньши.м номером.If in the switch 9 triggering switch to search mode, any memory element 23-27 recorded an alternation of "ones and zeros during the preceding M cycles, then in the search mode, the correction of the controllable divider 1 OS} sh. However, in order to adjust the position where the alternation of "units and zeros" took place, one would test the first element 18 of the testing. At this m, if the alternation of characters is detected by d, vum, or several memory elements, the nerve testing element 18 begins to test the position at which the alternation of the sigmoles by the testing element with a lower number was previously detected.

Claims

The adjustment of the controllable divider 1 is carried out by the control unit 5 to as many pulsed positions as the testing variables detect symbol interleaving, and as a result of the correction, the first testing element 18 starts testing that of the pulsed positions of the received digital signal from which An alternation of symbols with a smaller number was found. If, after losing the cyclic synchronism, the new synchronization position appears to be close to the previous one, then the corresponding one of the test items 18–22 during the M cycles preceding the switching of the trigger 9 to the search mode will not detect alternation errors. Accordingly, after the trigger 9 is switched to the search mode and the permit signal arrives from its output to the control unit 5, the controlled divider 1 is corrected, after which the synch signal starts testing the first testing element 18. After M cycles, the switched counter 6 fixes the alternation of characters at the position being tested by the testing element 18. In the absence of alternation error cycles from M for sampling element 18 at the output of the switched counter 6, an impulse appears that switches the trigger 9 to the established cycle synchronization mode. With this switching of the trigger 9, the sigpal from the output of this trigger, which arrives at the controlled divider 1, makes an abrupt installation of the divider 1 so that the clock signal is tested in the established mode by the middle sampling element 20. If, however, with the loss of cyclic synchronism, it turns out that the new synchronization position does not lie in the vicinity of the former one, then after this fact is detected, according to the data of memory elements 23-27, an accelerated search for a new synchronization position begins. If, in the search mode, all the elements 23–27 of the memory detected the absence of alternation and passed the signals of the alternation error from the outputs of the testing elements 18–22 through the control unit 5 to the controlled divider 1, then the controlled divider 1 is corrected for the P and pulse positions . In addition, in the reset pulse generator 12, a pulse is generated after the last correction pulse from the output of the control unit 5, which resets the memory elements 23-27. The pulse from the output of the control unit 5, passing through the OR element 2 and the shift register 3 to the inputs of the testing elements 18-22 ensures that the beginning of testing of the new positions of the received digital signal takes place in the same cycle as the correction of the controlled divider 1 signals error alternation. At the newly tested positions, the sync signal is searched in the same way. Testing elements 18-22 reveal symbol interlacing errors at the positions being tested, and the error pulses from their output correct the controlled divider 1 for as many pulsed positions as the number of testing elements found no alternation of characters. The search process continues until the first test element tests alternating symbols for M cycles of 10 cycles. After that, the output of the switched counter 6 causes a pulse switching trigger 9 into the steady-state synchronization mode: Me. Then, according to the switch signal from trigger 9 on the controlled divider 1, a stepwise adjustment is made so that in the steady state synchronization mode of the received digital signal is tested by the middle test element 20. In the steady state from the output of the flip-flop 9, the enable signals are sent to the elements 7, 8, and the switched counter 6 switches to the counting mode of the cyclic pulses from the output of the control unit 5. The proposed device allows for fast recovery of synchronism in cycles both in cases where the new position of the cyclic synchronism is close to the previous one, and in cases of sudden changes in the phase of the sync signal in the received digital signal. The positive effect of accelerating the cycle synchronization recovery time with the proposed device is achieved by introducing new nodes and connections, and not due to any deterioration in other basic indicators of establishing or maintaining synchronism. Unlike devices containing several elements from probing and performing with their help parallel analysis of the positions of the cycles of the received signal, the probability of a false fixation of the state of synchronism does not increase in proportion to the number of used: experimental elements. This is because, as in the known device, the fixation of a new state of synchronism is carried out according to the results of an error-free testing of the alternation of characters with only one (first) testing element. Claim 1. A cycle synchronization device containing a serially connected divider, an OR element and a shift register, the input and outputs of which are connected to the corresponding inputs of the test unit and the memory, the outputs of which are connected to the control input of the divider and the second input of the element through the control unit. OR, characterized in that, in order to reduce the time of entry into synchronism, a switched counter, two elements AND, a trigger, an error counter and a node of the "Reset" signals, with additional the divider stroke through the first AND element, the error counter and the signal generation unit "Reset connected to inputs" Reset of the test unit and memory, trigger, error counter and switched counter, to the other two inputs of which the control outputs of the control unit are connected, and the output connected to the trigger input and to the second input of the signal generation node "Reset", with the output of one of the other elements being connected to the inputs of the second element AND. the shift register bits and the auxiliary input of the divider, the control input of which is connected to the third input of the Reset signal generation node and the output to the first auxiliary input of the control unit, to the second auxiliary input of which the first trigger output is connected, and the second trigger output is connected to the input the first element And, the second input of which is connected to the additional output of the test unit and memory.

2. A device according to claim 1, characterized in that the "Reset" signal generation unit consists of three output pulse shapers, two keys and a trigger, the trigger outputs being connected to one of the two key inputs, the other inputs of which are combined and forming the input node The signals "Reset, the output of the first key is one of the outputs of the" Reset signal-forming node "Reset, and the output of the second key is connected to one of the inputs of the first, second output pulse drivers and a trigger, the other input of which is combined with control exhibiting an input of the first switch and the input of the third output pulse shaper and the second input is the signal "Reset forming unit and the second input of the first pulse shaper output is a third input node generating signals" Reset. Sources of information taken into account in the examination: 1 USSR Author's Certificate No. 279701, cl. H 03 K 7/00, 1964.