(54) УСТРОЙСТВО ДЛЯ ПЕРЕКЛЮЧЕНИЯ КАНАЛОВ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ выми входами соответствующих первых и вторых элементов И блокировки, вторые и третьи входы первых элементов И б.покировки соеди,некы с первой группой входов блока, вторые входы вторых элементов И блокировкп соединены со. второй группой входов б;юка, выходы первых и вторых элементов И блокировки соединены через первый элемент ИЛИ с nepeiiiM входом элемента И установки, второй вход которого соединен через второй элемент ИЛИ с первой группой входов блока, а в ход сое динен со входом триггера разрешени анализа, выход которого подключен к выходу блока. На фнг. 1 представлена блок-схема описываемого устройства вместе с каналами вычислительной системы; на фиг. 2 - функциональна схема блока разрешени анализа. Устройство 1 дл переключени каналов 2, 3, 4 вычислительной системы содержит .мажоритарный блок 5 сравнени , блок 6 разрешени анализа, блок 7 анализа и коммутатор 8 каналов вычислительной системы. Первые в.ходы ко.м.мутатора 8 и входы мажоритарного блока 5 соединены с информационными выхода.ми каналов. Первые входы б.чока 7 анализа соединены с контрольными выходами каналов 2, 3, 4. Сигналы на контрольных выходах каналов 2, 3, 4 формируютс схемами 9, 10, 11 контрол каналов 2, 3, 4. Вторые входы блока 7 анализа соеди)1ены с выходами мажоритарного блока 5 сравнени , а выходы блока 7 ана,тиза соединены со вторыми входа.ми ко.м.мутатора 8 каналов. Перва группа входов блока 6 разрешени (54) A DEVICE FOR SWITCHING CHANNELS OF THE COMPUTING SYSTEM by the inputs of the corresponding first and second elements AND interlocks, the second and third inputs of the first elements And the second blocking connection, the second inputs of the second elements AND the blocking terminal are connected to. The second group of inputs b; yuka, the outputs of the first and second elements And the interlocks are connected via the first element OR to the nepeiiiM input of the element AND installation, the second input of which is connected through the second element OR to the first group of inputs of the block, and during the analysis enable trigger whose output is connected to the output of the block. On fng. 1 shows the block diagram of the described device together with the channels of the computing system; in fig. 2 - functional diagram of the analysis resolution block. A device 1 for switching channels 2, 3, 4 of the computing system comprises a major comparison unit 5, an analysis resolution block 6, an analysis block 7 and a switch 8 channels of the computing system. The first high voltage switches of the commutator 8 and the inputs of the majority block 5 are connected to information outputs of the channels. The first inputs of the analysis block 7 are connected to the control outputs of channels 2, 3, 4. The signals at the control outputs of channels 2, 3, 4 are formed by the circuits 9, 10, 11 of the control channels 2, 3, 4. The second inputs of the analysis unit 7 are connected) 1eny with the outputs of the majority comparison unit 5, and the outputs of the ana7, tiza block 7 are connected to the second inputs of a comm switch of 8 channels. The first group of inputs of block 6 resolution
анализа соединена с выходами мажоритарного блока 5 сравнени , втора группа входов соединена с контрольными выходами каналов 2, 3, 4, а треть группа входов соединена с управл ющими выходами каналов 2, 3, 4. Сигнальг на управл ющих выходах каналов 2, 3, 4 (|зормируютс схемами 12, 13, 14 управлени каналов 2, 3, 4. Выход блока 6 разрещени анализа подключен к соответствующему входу блока 7 анализа.analysis is connected to the outputs of the majority comparison unit 5, the second group of inputs is connected to the control outputs of channels 2, 3, 4, and a third group of inputs is connected to the control outputs of channels 2, 3, 4. The signal on the control outputs of channels 2, 3, 4 (| are normalized by control circuits 12, 13, 14 of channels 2, 3, 4. The output of the analysis resolution block 6 is connected to the corresponding input of the analysis block 7.
Блок 6 paзpeпJeии анализа содержит регистр 15 контролируемых секций, регистр 16 блокировки контрол , мажоритарные элементы 17, 18, дешифратор 19, первые 20-22 элементы И, вторые 23-25 элементы И блокировки , первый 26 и второй 27 элементы ИЛИ, триггер 28 разрешени анализа и элемент И 29 установки. Входы мажоритарных элементов 17, 18 соединены с третьей группой входов блока разрешени , анализа. Выходы мажоритарных элемер тов 17, 18 соед11нены с входами регистров 15, 16 контролируемых секций и блокировки контрол , выходы которых соединены соответственно с первым и вторым входами дешифратора 19. Выходы дешифратора 19 соединены с первыми входами соответствующих первых 20-22 и вторых 23-25 элементов И блокировки . Вторые и третьи входы первых элементов И 20-22 блокировки соединены с первой группой входов блока 6 разрешени анализа . Вторые входы вторых эле.ментов И 23-25 блокировки соединены со второй группой входов блока 6 разрещени анализа.The block 6 of the analysis analysis contains a register of 15 controlled sections, a control lock register 16, majority elements 17, 18, a decoder 19, the first 20-22 elements AND, the second 23-25 elements AND locks, the first 26 and the second 27 elements OR, the resolution trigger 28 analysis and element And 29 installation. The inputs of the majority elements 17, 18 are connected to the third group of inputs of the resolution block, analysis. The outputs of the majority elements 17, 18 are connected to the inputs of registers 15, 16 controlled sections and control locks, the outputs of which are connected respectively to the first and second inputs of the decoder 19. The outputs of the decoder 19 are connected to the first inputs of the corresponding first 20-22 and second 23-25 elements And blocking. The second and third inputs of the first interlocking elements I 20-22 are connected to the first group of inputs of the analysis resolution block 6. The second inputs of the second elements and the interlocks 23-25 are connected to the second group of inputs of the analysis resolution block 6.
навливаетс в ел иничное состо ние элементом И 29 при наличии одного из сигналов несравнени , собираемых э;1ементом ИЛИ 27, и срабатывани любого из элементов И 20 25, собираемых элементом ИЛИ 26. Каждый из трех выходов дешифратора 19 разрешает или запрещает в зависимости от потенциала его сигнала блокировку разрешени анализа результатов контрол одного из каналов 2, 3, 4. Один из элементов И 20-22 срабатывает при по влении сигналов несравнени на двух входах первой группы входов блока 6 и наличии разрешающего на соответствующем выходе дешифратора 19, один из элементов И 23-25 срабатывает при по влении сигнала отказа одного из каналов 2, 3, 4 на одном из входов второй группы входов блока 6 и наличии разрешающего потенциала на соответствующем выходе дешифратора 19. Сигналы на выходах дешифратора 19 формируютс в соответствии с кодами регистров 15, 16. Коды регистров 15, 16 формируютс схемами 12, 13, 14 управлени каналов 2, 3, 4 с помощью мажоритарных элементов 17, 18.It is cast into the unannounced state by the AND 29 element in the presence of one of the incomparable signals collected by the OR element 27 and the triggering of any of the AND 20 25 elements collected by the OR 26 element. Each of the three outputs of the decoder 19 allows or prohibits its signal blocking the resolution of analyzing the results of monitoring one of the channels 2, 3, 4. One of the AND 20-22 elements triggers when signals of non-comparison appear on two inputs of the first group of inputs of block 6 and the resolution is available on the corresponding decrypt output 19, one of the AND 23-25 elements triggers when a failure signal appears from one of the channels 2, 3, 4 on one of the inputs of the second group of inputs of block 6 and the presence of the resolving potential at the corresponding output of the decoder 19. Signals on the outputs of the decoder 19 are generated in according to the codes of registers 15, 16. Codes of registers 15, 16 are formed by circuits 12, 13, 14 of control channels 2, 3, 4 with the help of majority elements 17, 18.
Повышение надежности работы устройства в изобретении достигаетс за счет защиты от отказа одной из схем 9, 10, 11 контрол или отказа блока 5, привод щего к выдаче неправильного сигнала из его выходов. Дл повышени надежности работы устройства в блок 6 ввод тс эле.менты И 20-25, 29, элементы ИЛИ 26, 27, триггер 28 разрещени анализа и их входные, выходные и межэлементные св зи. Выходы первых и вторых элементов И 20- 25 блокировки соединены через первый элемент ИЛИ 26 с первы.м входо.м элемента И 29 установки, второй вход которого соединен через , второй элемент ИЛИ 27 с иервой группой входов блока 6 разрешени анализа. Выход элемента И 29 установки соединен с входом триггера 28 разрешеии анализа, выход которого подключен к выходу блока 6 разрешени анализа. Устройство работает следующим образом. Мажоритарный блок 5 сравнени попарно сравнивает сигналы, поступающие с инфор.мационных выходов каналов 2, 3, 4, и при несравнении вырабатывает сигналы, поступающие с его выходов на первую группу входов блока 6 разрешени анализа и на входы блока 7 анализа . При наличии сигнала разрешени анализа , формируемого блоком 6 и поступающего на соответствующий вход блока 7, последний блок, реализованный аппаратно или ирограммно , производит анализ работоспособности каналов 2, 3, 4 по сигналам несравнени и сигналам отказа каналов 2, 3, 41сфор.мированным схемами 9, 10, 11 контрол . По результатам анализа блок 7 вырабатывает сигналы, управл ющие работой коммутатора 8, перестраивающегос на выдачу сигналов информациоииых выходов одного из каналов 2, 3, 4. В качестве коммутатора можно использовать , например, управл емый мажоритарный элемент. Сигнал на выходе блока 6 разрещени анализа формируетс триггером 28, который устаImproving the reliability of the device in the invention is achieved by protecting against the failure of one of the circuits 9, 10, 11 of control or the failure of block 5, leading to the issuance of an incorrect signal from its outputs. To increase the reliability of the device operation, the elements 6 and 20–25, 29, the elements OR 26, 27, the analysis resolution trigger 28 and their input, output, and inter-element connections are introduced into block 6. The outputs of the first and second blocking elements AND 20-25 are connected via the first element OR 26 to the first input element of the installation element 29, the second input of which is connected through the second element OR 27 to the initial input group of the analysis resolution block 6. The output of the installation element 29 is connected to the input of the trigger 28 for resolving the analysis, the output of which is connected to the output of the analysis resolution block 6. The device works as follows. The major comparison unit 5 compares in pairs the signals coming from the information outputs of channels 2, 3, 4, and, when compared, generates signals coming from its outputs to the first group of inputs of the analysis resolution block 6 and to the inputs of the analysis block 7. If there is an analysis resolution signal generated by block 6 and incoming to block 7, the last block, implemented hardware or software, analyzes the performance of channels 2, 3, 4 using signals of non-comparison and failure signals of channels 2, 3, 41, configured by circuits 9 , 10, 11 controls. According to the results of the analysis, block 7 generates signals that control the operation of the switch 8, which is tuned to issue signals of information outputs of one of the channels 2, 3, 4. As a switch, you can use, for example, a controlled majority element. The signal at the output of analysis analysis block 6 is generated by trigger 28, which is set by