SU535567A1 - Микропрограммный процессор - Google Patents

Description

Изобретение относитс  к вычислительной технике, в частности к нроектированию процессоров с контролем.

Известны микропрограммные процессоры, содержащие операционный блок, нервый выход которого через блок сопр жени  с оперативной пам тью и регистр кода операций соединен с первым входом первого элемента И, выход которого через первый элемент ИЛИ соединен с первым входом регистра адреса микрокоманд, выход которого через блок пам ти микрокоманд соединен со входом регистра микрокоманд, первый и второй выходы которого соединены с иервы.м и вторым входами операционного блока, второй н третий выходы которого шинами начала и конца операции соединены со вторыми входами первого элемента И и регистра адреса микрокоманд соответственно и со входами второго элемента ИЛИ. Выход второго элемента ИЛИ через первый элемент НЕ соединен с первыми входами второго и третьего элементов И, выходы которых через первый и третий элементы ИЛИ соответственно соединены с первым и третьим входа.ми регистра адреса микрокоманд , четвертый вход которого соединен с первы.м входом счетчика микрокоманд н шиной синхронизации с четвертым выходом операционного блока, н тый выход которого соединен со вторым входом счетчика микрокоманд , а шестой выход соединен с управл ющим входом блока пам ти микрокоманд н с первым входом четвертого элемента И. Выход четвертого элемента И соединен с единичным

входом триггера фиксации сбо , единичный выход которого соединен с третьим входом операционного блока, седьмой выход которого соединен с первым входом первого узла ветвлени , второй вход которого соединен с третьим выходом регистра микрокоманд, третий вход соединен со вторым входом второго элемента И и выходом регистра микрокоманд, четвертый выход которого соединен со вторым входом третьего элемента И, выход первого

узла ветвлени  через третий элемент ИЛИ соединен с третьим входом регистра адреса микрокоманд.

Однако в известных процессорах осуществл етс  контроль микропрограммных последовательностей параллельно с работой процессора только дл  неразветвленных участков микропрограммы и требует дополнительного времени дл  выборки нроверочных чисел из оперативной пам ти, что замедл ет работу продессора . Проверка разветвл ющихс  участков микропрограмм производитс  только в тестовом режиме и отнимает значительную часть рабочего времени процессора. Целью изобретени   вл етс  повышение надежности и увеличение быстродействи . предлагаемый микропрограммный процессор отличаетс  от известных тем, что в него дополнительно введены сумматор приращений, второй узел ветвлени , узел проверки нул , триггер, элементы И, ИЛИ, НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход второго узла ветвлени  соедин §н с одноименным входом первого узла ветвлени , второй вход которого соединен с первыми входами п того и HiecToro элементов И, через второй элемент НЕ- с первыми входами седьмого и восьмого элементов И, через четвертый элемент ИЛИ и третий элемент НЕ - с третьим входом второго элемента И и с первым входом п того элемента ИЛИ, со вторым входом второго узла ветвлени , третий вход которого соединен с третьим входом первого узла ветвлени  и с первым входом дев того элемента PI, а выход второго узла ветвлени  соединен со вторым входом п того элемента И, второй вход шестого элемейта И соединен с четвертым выходом операционного блока, а выход соединен с единичным входом триггера. Единичный выход триггера соединен со входом четвертого элемента ИЛИ и со вторым входом седьмого э е -тента И, выход которого соединен со вторым входом дев того элемента И, выходы й того и дев того элементов И и п того элемента ИЛИ через шестой элемент ИЛИ соединены с первым входом сумматора приращений, первый выход которого соединен с третьим входом счетчика микрокоманд, первый выход которого соединен со вторым входом сумматора приращений и через узел проверки нул  - с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом второго элемента ИЛИ и входом п того элемента ИЛИ. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и вторые выходы счетчика микрокоманд и сумматора приращений через седьмой элемент ИЛИ соединены со вторым входом четвертого элемента И, второй вход восьмого элемента И соединен с шестым выходом операционного блока, а выход соединен с нулевым входом триггера..Это позвол ет осуществл ть контроль микропрограммных последовательностей, включа  последовательности с ветвлени ми, наралелльно е работой процессора и не замедл ет его работу. Функциональна  схема микропрограммного процессора показана на чертеже. Микропрограммный процессор содержит собственно аппаратуру 1 процессора и аппаратуру 2 контрол  последовательности. Микрокоманды выбираютс  из пам ти 3 микрокоманд в регистр 4 микрокоманды, содержащий поле 5 микрокоманды, поле 6 ветвлени , адресное поле 7 и разр д 8 удлинени  адресного пол . Поле 5 микрокоманды управл ет работой операционного блока 9. Поле 6 ветвлени  используетс  в двух назначени х в зависимости от состо ни  разр да 8 удлинени  адресного пол . В обычных микрокомандах в разр де удлинени  адресного пол  записываетс  нуль и далее 6 ветвлени  совместно с адресным полем 7 образуют поЛноразр дный адрес следующей микрокоманды. Выход четвертого элемента ИЛИ 10 имеет при этом значение нуль и через третий элемент НЕ И разрешаетс  работа второго элемента И 12, который передает поле ветвлени  через первый элемент ИЛИ 13 в старшие разр ды регистра 14 адреса микрокоманд, а адресное поле 7 через третьи элементы И 15, ИЛИ 16 передаетс  в его младшие разр ды. В микрокомандах, в которых производитс  ветвление по заданному признаку, в разр де удлинени  адресного пол  8 записываетс  единица , а в поле 6 ветвлени  записываетс  код, соответствующий проверке заданного признака . Выход разр да удлинени  адресного пол  8 через четвертый элемент ИЛИ 10 и третий элемент НЕ 11 блокирует работу второго элемента И 12, запреща  передачу пол  ветвлени  в старшие разр ды регистра 14, адреса микрокоманд, и адрес следующей микрокоманды определ етс  адресным полем 7, передаваемым через третьи элементы И 15, ИЛИ 16 в младшие разр ды регпстра адреса микрокоманд , старшие разр ды которого остаютс  неизменными . Поле 6 ветвлени  и провер емые признаки, вырабатываемые операционным блоком 9 на седьмом его выходе передаютс  на первый вход первого узла 17 ветвлепий, работа которого разрешаетс  при единичном состо нии разр да удлинени  адресного пол  8. Выработанный на выходе первого узла ветвлений код через вход третьего элемента ИЛИ 16 передаетс  в младшие разр ды регистра адреса микрокоманд, измен   таким образом адрес следующей микрокоманды в соответствии с результатами ироверки заданного признака . При этом замещаемые кодом ветвлени  младшие разр ды адреса, записанные в адресном поле 7, должны содержать нули. Прием информации в регистр 14 адреса микрокоманд стробируетс  синхронизирующим сигналом, вырабатываемым операционным блоком 9 в процессе выполнени  текущей микрокоманды на шине 18 синхронизации. Выборка микрокоманды управл етс  операциоиным блоком 9 с помощью передачи сигналов по щине 19 чтени  микрокоманд в пам ть 3 микрокоманд. Св зь с оперативной пам тью осуществл етс  с помощью блока 20 сопр жени  с оперативной пам тью. Операционный блок 9 осуществл ет арифметические и логические преобразовани  информации и контролирует правильность их выполнени . Правильность считывани  информации из пам ти 3 микрокомаид в регистр 4 микрокоманды также контролируетс  по четности операционным -блоком 9. Выполнение команды разделено на два цика: цикл выборки команды из оперативной на ти и адресных преобразований и цикл исолнени  команды в соответствии с кодом опеации . Цикл выборки команды и адресных реобразований  вл етс  общим дл  всех оманд, цикл исполнени  команды включает

различные микропрограммы дл  разных команд.

В конце цикла выборки команды и адресных преобразований ее код операции передаетс  в регистр 2 кода операции и операционный блок 9 возбуждает сигнал на шине 22 начала операции. При этом код онерации комаиды через первые элементы И 23, ИЛИ 13 передаетс  в старшие разр ды регистра 14 адреса микрокоманд и начинает выполн тьс  микропрограмма цикла исполнени  команды.

В конце микрокоманды исполнени  команды оиерационный блок 9 возбуждает сигнал на шине 24 конца операции, который гасит регистр адреса микрокоманд и осуществл ет переход к выполнению микропрограммы цикла выборки следующей команды, начинающейс  с нулевого адреса.

При наличии сигнала на шине иачала операции или на шиие конца операции выход второго элемента ИЛИ 25 имеет единичное значение , выход первого элемента НЕ 26 имеет нулевое значение и прием информации в регистр 14 адреса микрокоманд из регистра 4 микрокоманд через второй элемент И 12 и третий элемент И 15 блокируетс , а осуществл етс  либо путем информации в регистр 14 адреса микрокоманд из регистра 21 кода операции через первые элементы И 23, ИЛИ 13 либо гашение регистра адреса микрокоманд соответственно .

В ходе выполнени  циклов выборки и исполнени  команды сигналы на шинах начала операции и конца операции отсутствуют, выход второго элемента ИЛИ 25 имеет нулевое значение, а первого элемента ПЕ 26 имеет единичное значение и прием информации в регистр 14 адреса микрокоманд осуществл етс  через второй элемент И 12, первый элемент ИЛИ 13, и третьи элементы И 15, ИЛИ 16 из соответствующих полей регистра 4 микрокоманды , как ОПисано выше. Дл  возбуждени  сигналов на шинах 22 начала операции и шинах 24 конца операции используютс  фиксированные значени  кодов ветвлени .

При работе микропрограммного процессора весьма важным  вл етс  контроль работы схем образовани  адреса следующей микрокоманды и схем управлени  выборкой пам ти 3 микрокоманд, так как сбои .этой аппаратуры могут привести к нарушени м последовательности микрокоманд в микропрограмме, которые не будут Обнаружены схемами контрол  сч1пъ1ваин  информации из пам ти микрокоманд .

Контроль микропрограммных последовательностей осуществл етс  следующим образом .

Все микропрограммы представл ют собой микроподпрограммы, внутри которых отсутствуют ветвлени . Ветвлени  ослчцествл ютс  нрн переходах от одной микропод1 рограммы к другим. Циклы реализуютс  обычными методами ветвлений.

При правильной работе процессора к началу микропрограммы цикла выборки или цикла исполнени  команды счетчик 27 микрокоманд должен быть погащен.

Рассмотрим выполнение микропрограммы цикла выборки команды. В первой микрокоманде первой микропрограммы из пол  ветвлени  через дев тый элемент PI 28, шестой элемент ИЛИ 29 и сумматор приращений 30 в счетчик 27 микрокоманд заноситс  уменьшен0 ное на единицу число микрокоманд в этой микроноднрограмме. В каждой последующей микрокоманде через п тый и шестой элементы ИЛИ 31, ИЛИ 29 и сумматор приращений 30

5 Из счетчика микрокоманд вычитаетс  единица. В носледней микрокоманде этой микроподпрограммы , в которой осуществл етс  ветвление , из счетчика 27 микрокоманд не вычитаетс  единица, а через п тый элемент И 32,

0 шестой элемент ИЛИ 29 и сумматор приращеиий 30 добавл етс  код ветв щихс  разр дов адреса, вырабатываемый вторым узлом ветвлени  33.

В первой микрокоманде следующей микро5 подпрограммы, к которой ироизошел переход в результате ветвлени , из содержимого счетчика 27 микрокоманд вычитаетс  увеличенный на единицу код ветв щихс  разр дов адреса и добавл етс  уменьшенное на единицу число микрокоманд в этой микроподпрограмме. Эта информаци  беретс  из пол  6 ветвлени  регистра 4 микрокоманды и чепез дев тый элемент И 28 и щестой элемент ИЛИ 29 добавл етс  в сумматоре приращений 30 к содержимому счетчика 27 микрокоманд и результат засылаетс  в счетчик микрокоманд. В каждой последующей микрокоманде этой микроподпрограммы также вычитаетс  единица. В иоследней микрокоманде этой микроподпрограммы вместо вычитани  единицы к счетчику 27 микрокоманд прибавл етс  код ветв щихс  разр дов адреса и т. д.

Работа счетчика микрокоманд описанным выше способом осуществл етс  до выполнени 

5 последней микрокоманды микропрограммы нгткла выборки команды. В последней микрокоманде носледней микрополпрограммы в отличие от всех предшествующих окончаний микроподпрограмм с ветвлени ми из счетчика

0 микрокоманд вычитаетс  единица, счетчик принимает зцачение О, возбуждаетс  сигнал на тине 22 начала операции и происходит переход к микроирогралтме цикла исполнени  команды. Схемы контрол  провер ют равеи5 ство нзлю счетчика 27 микрокоманд и в проТБВном случае фиксируют собой последовательности .

При неисправности в схемах формировани  адреса или в схемах зыборкн пам ти 3 микрокоманд , или в нервом узле зетв.лени  17 в про0 цессе выполнени  неразветв,т ю1цмхс  микроподпрограмм происходит наруитенпо последовательности , выполн етс  число микрО чОманд, отличное от заданного в счетчике микрокоА анд

5 и к концу выполнени  всей микропрограммы

счетчик 27 микрокоманд не будет равен нулю. При Выполнении ветв щихс  переходов между микроиод-программа.ми неисправность в указанных схемах приводит к неправильной коррекции содержимого счетчика микрокоманд в конце операции и фиксируетс  схемами контрол .

При неисправности в аппарате 2 контрол  последовательности происходит неправильный подсчет, и в конце операции счетчик 27 микрокоманд также не будет равен НУЛЮ.

Контроль последовательности микропрограммы цикла исполнени  команды осуществл етс  описанным способом. В последней микрокоманде возбуждаетс  сигнал на шине 24 конца опеоации и провер етс  равенство нулю счетчика 27 микрокоманд.

Отсутствие сигнала на шине 22 начала операции или шине 24 конца операции при равенстве нулю счетчика 27 микпокоманд воспринимаетс  аппаратурой 2 контрол  как сбой последовательности . Кроме того, по вление отрицательного знака и переполнение счетчика микрокоманд также соответствует сбою последовательности .

Пеппый ллрл р.ет1 лений 17 прелназначен дл  сЬормировани  адреса микрокоманды, а второй узел ретр.лрний З-- - дл  приращени  содержргмого счетчикл 29 микрокоманд при выполнении УСЛОВНЫХ переходов в микропрограмме . При правильной работе носле выполнени  условного перехода это прирашение содержимого счетчика микрокоманд должно быть скорректировано. Наличие двух дублированных УЗЛОВ ветвлений позвол ет контролиповать правильность выполнени  ветвлений. При сбое во втором узле ветвлений 33 происходит прибавление к счетчику 27 микрокоманд неправильного кода ветв щихс  разр дов адреса , а при сбое в первом узле ветвлений 17 - нереход не к заданной микроподнрограмме, что ПРИВОДИТ к неправильной коррекции счетчика 27 микрокоманд в следующей после ветплени  микрокоманде, и. в конечном счете, к неравенству нулю счетчика микрокоманд в конце цикла выборки или исполнени 

.

Перва  микрокоманда каждой микроподпрограммы содержит в поле б ветв.лени  уменьшенное на единицу число микрокоманд в этой микропрограмме. Адрес следующей за ней микпокоманды определ етс  только полем 7, хот  разр д удлинени  адресного пол  8 равен гплю. Перва  микрокоманда каждой микроподпрогр ммы определ етс  по состо нию триггера 34. Если триггер находитс  в единичном состо нии, то это означает, что выполн етс  перва  после ветвлени  микрокоманда, в поле б ветвлени  которой содержитс  код дл  коррекции счетчика 27 микрокоманд. Если тпиггеп нахотитс  в нулевом состо нии, то поле ветвлени  выполн емой микрокоманды содержит либо код ветвлени , либо старшие разр ды адреса следующей микрокоманды в зависимости от значени  разр да удлинени 

адресного пол  8. Каждое ветвление сопровождаетс  единичным значением разр да удлинени  адресного пол  8, который при наличии илгаульса на шине 18 синхронизации открывает шестой элемент И 35 и устанавливает в единичное состо ние триггер 34. Единичный выход триггера соединен со вторым входом седьмого элемента И 36, первый вход которого через второй элемент НЕ 37 соединен с разр дом удлинени  адресного нол  8.

Вход гашени  триггера 34 соединен с выходом восьмого элемента И 38, первый вход которого через второй элемент НЕ 37 соединен с разр дом удлинени  адресного пол  8, а второй вход соединен с щиной 19 чтени  микрокоманд . Таким образом триггер 34 устанавливаетс  в единичное состо ние в микрокоманде с ветвлением, а гаситс  в конце следующей за ветвлением микрокоманды (при чтении второй после ветвлени  микрокоманды). При этом седьмой элемент И 36 будет открыт только в течение первой после ветвлени  микрокоманды и откроет второй вход дев того элемента И 28, первый вход которого св зан с полем б ветвлени  регистра 4 микрокоманды.. Выход дев того элемента И 28 соединен со входом шестого элемента ИЛИ 29. выход которого соединен с первым входом сумматора 30 приращений, второй вход которого соединен с первым выходом счетчика 27 микрокоманд , а выход соединен с третьим входом счетчика микрокоманд. Сумматор приращений 30 предназначен дл  контрол  выполнени  ветвлений. Через него осуществл етс  приращение счетчика 27 микрокоманд при вынолнеции ветвлений и коррекци  содержимого счетчика микрокомаид носле выполнени  ветвлений . Таким образом через дев тый элемент И 28 и шестой элемент ИЛИ 29 в цервой после ветвлени  (а после конца и начала онерации ) микрокоманде в сумматоре ирцращений 30 к содержимому счетчика 27 микрокоманд добавл етс  содержимое пол  6 ветвлени  и результат иомещаетс  в счетчик 27 микрокомаид.

В процессе выполнени  каждой последующей микрокоманды, кроме последней в микроподпрограмме , из счетчика 27 микрокоманд вычитаетс  единица (а также и в микрокомандах конца оперании и начала операции). Выход третьего элемента НЕ П. св занного по входу через четвертый элемент ИЛИ 10 с разр дом удлинени  адресного пол  8 и триггером 34, имеет единичное значение во всех микрокомандах, кроме первой и последней микрокоманд каждой микроподпрограммы. При этом выход третьего элемента НЕ 11 соединен с первым входом п того элемента ИЛИ 31, выход КОТОРОГО соединен со входом щестого элемента ИЛИ 29. Второй вход п того элемента ИЛИ 31 соединен с выходом второго элемента ИЛИ 25, KOTOPFJUI возбуждаетс  при наличии сигнала либ на шине 22 начала операции, либо на щине 24 конца операции . В случае возбуждени  одного из выхо9

дов п того элемента ИЛИ 31 через шестой элемент ИЛИ 29 в сумматоре приращений 30 происходит вычитание единицы из содержимого счетчика 27 микрокоманд.

При выполнении микрокоманды с ветвлением выход разр да 8 удлинени  адреса подаетс  на первый вход п того элемента И 32, на второй вход которого подаетс  код ветв щихс  разр дов адреса, вырабатываемых вторым узлом ветвлений 33. Выход п того элемента И 32 соединен с третьим входом щестого элемента ИЛИ 29. Таким образом при выполнении микрокоманд с ветвлени ми код ветв щихс  разр дов адреса через п тый элемент И 32 и шестой элемент ИЛИ 29 поступает на вход сумматора приращений 30 и добавл етс  к счетчику 27 микрокоманд.

Гашение счетчика 27 микрокоманд осуществл етс  сигналом на шине гатаени  счетчика 39. Работа счетчика 27 микрокоманд синхронизирована сигналом на шине 18 синхронизации.

Выход счетчика 27 микрокоманд соединен со входом узла 40 проверки нул , выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, второй вход которого соединен с выходом второго элемента ИЛИ 26. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 41 возбуждаетс  либо когда содержимое счетчика 27 микрокоманд равно ндлю, но нет сигналов на шинах 22 начала операции или шинах 24 конца операции, либо когда есть сигналы на шинах начала операции или конца операции, но счетчик микрокоманд не равен НУЛЮ.

Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 соединен с первым входом седьмого элемента ИЛИ 42, второй вход которого соединен с единичным выходом знакового разр да (отрицательный знак) счетчика микрокоманд, третий его вход соединен с выходом переполнени  сумматора прирашений 30, а выход соединен со вторым входом четвертого элемента И 43, второй вход которого соединен с шиной 19 чтени  микрокоманд. Выход четвертого элемента И 43 соединен с единичным входом триггера 44 фиксации сбо , единичный выход которого соединен с третьим входом операционного блока 9.

Таким образом триггер 44 фиксации сбо  устанавливаетс  в единичное состо ние при несовпадении сигналов на шинах начала операции или конца операции с сигналом равенства счетчика микрокоманд, а также в случае переполнени  сумматора приращений и по влени  отрицательного содержимого счетчика микрокоманд. При этом операиионный блок 9 прскрптцлст выполнение текуцдей цоследовате .гыюсти.

Фор м у л а изобретени 

А1икропрограммный процессор, содержащий операпирнный блок, первый выход которого чепез блок сопр жени  с оперативной пам тью и регистр кода операций соединен с нервым входом первого элемента И, выход которого через первый элемент ИЛИ соединен

10

с первым входом регистра адреса микрокоманд , выход которого через блок пам ти микрокоманд соединен со входом регистра микрокоманд, первый и второй выходы которого соединены с первым и вторым входами операционного блока, второй и третий выходы которого шинами начала и конца операции соединены со вторыми входами первого элемента И и регистра адреса микрокоманд соответственно и со -в.ходами второго элемента ИЛИ, выход которого через первый элемент НЕ соединен с первыми входами второго и третьего элементов И, выходы которых через первый и третий элементы ИЛИ соответственно соединены с первым и третьим входами регистра адреса микрокоманд, четвертый вход которого еоединен с первым входом счетчика микрокоманд и шиной синхронизации с четвертым выходом операционного блока, п тый выход

которого соединен со вторым входом счетчика микрокоманд, а шестой выход соединен с управл юшим входом блока пам ти Л1икрокоманд и с первым входом четвертого э.лемента И, выход которого соединен с единичны.

входом триггера фиксации сбо , единичный выход которого соединен с третьим входом операционного блока, седьмой выход которого соединен с первым входом первого узла ветвлени , второй вход которого соединен с третьим выходом регистра микрокоманд, третий вход соединен со вторым входом второго элемента И и выходом регистра микрокоманд, четвертый выход которого соединен со вторым входом третьего элемента И, выход первого

узла ветвлени  через третий элемент ИЛИ соединен с третьим входом регистра адреса микрокоманд, о т л ич а ю П1.и и с   тем, что, с целью повышени  надежности и увеличени  быстродействи , в него дополнительно введены сумматор прирашений, второй узел ветвлени , узел проверки НУЛЯ, триггер, элементы И, ИЛИ. НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход второго узла ветвлени  соединен с одноименным входом первого узла ветвлени , второй вход которого соединен с первым-и входами п того и шестого элементов И, через второй элемент НЕ - с первыми входами седьмого и восьмого э.лементов И, через четвертый элемент ИЛИ и третий элемент НЕ -

с третьим входом второго элемента И и с первым входом п того элемента ИЛИ, со вторым входом второго узла ветв.чени , третий вход которого соединен с третьим входом первого узла ветвлени  и с первыл1 входом дев того

элемента И, а выход второго уз.ла ветв.ленн  соединен со вторым входом п того элемента И, второй вход шестого элемента И соединен с четвертым выходом операционного блока , а выход соединен с единичным входом

триггера, единичный выход КОТОРОГО соединен со входом четвертого элемента ИЛИ и со вторым входом седьмого элемента И, выход которого соетинен со вторым входом дев того элемента И, выходы п того и дев того элементов И и п того элемента ИЛИ через шестой