SU514450A1

SU514450A1 - Устройство дискретного приема сигналов в целом

Info

Publication number: SU514450A1
Application number: SU1955850A
Authority: SU
Inventors: Виталий Семенович Котов; Валентин Васильевич Королев; Евгений Иванович Калинин
Original assignee: Предприятие П/Я Р-6886
Priority date: 1973-08-28
Filing date: 1973-08-28
Publication date: 1976-05-15

Description

1

Изобретение относитс к аппаратуре дл приема дискретных сообщений в классе синхронных передач, кодированных с посто нным весом.

Известно устройство дл дискретного приема сигналов «в целом, содержаи1,ее распределитель сигналов, каждый выход которого через запоминающий блок подключен к решающей схеме, причем управл ющие входы распределител сигналов, запоминающего блока и решающей схемы соединены с выходами блока управлени , вход которого соединен с входом устройства через блок синхронизации. Однако из-за низкой стабильности такое устройство .имеет недостаточно высокую достоверность приема сигналов.

Дл повыщени достоверности приема сигналов в предлагаемом устройстве к входу распределител сигналов и входу блока синхронизации подключен блок дискретизации длительности элементарных посылок, состо щий из последовательно соединенных пороговой схемы и управл емого ключа, к управл ющему входу которого подключен элемент И, входы которого соединены с дополнительными выходами блока управлени .

На фиг. 1 дана функциональна схема описываемого устройства; на фиг. 2, а-/; - временные диаграммы, по сн ющие его работу.

Блок 1 дискретизации длительности элементарных посылок состоит из последовательно соединенных пороговой схемы 2 и управл емого ключа 3. К управл ющему входу ключа 3 подключен элемент И 4, а к выходу, вл ющемус выходом блока 1 дискретизации, подключен вход распределител 5 сигналов, каждый выход которого (п выходов по числу посылок в знаке) через соответствующую чейку запоминающего блока 6, состо щую из

нослсдовательпо соединенных элемента ИЛИ 7 и счетчика 8 (п чеек), подключен к входу решающей схемы 9. Управл ющие входы распределител 5 и решающей схемы 9 и вторые входы элементов ИЛИ 7 и счетчиков 8 заноминающего блока 6 соединены соответственно с выходами 10-14 блока 15 управлени , вход которого подключен к входу нороговой схемы 1 через блок 16 синхронизации, а дополнительные выходы 17 и 18 - к входам элемента Р1 4

блока 1 дискретизации.

Устройство работает следующим образом. Иередаваема информаци (см. фиг. 2,а) в виде аналогового сигнала (см. фиг. 2,6) поступает па входы пороговой схемы 2 блока 1

дискретизации и блока 16 синхронизации. Иа В.ХОДЫ элемента И 4 с выходов 17 и 18 блока 15 унравлени подаютс стробирующие импульсы анализа с интервалом анализа Т и длиной защитного интервала Го (см. фиг. 2,г),

а также последовательность импульсов Г

анализа (см. фиг. 2,(). Передаваема информаци через пороговую схему 2 и дискретно управл емый сигналами, поступающими с выхода элемента И 4, ключ 3 поступает на вход расаределител 5, на семи выходах которого образуетс семь пачек (по числу посылок в знаке) информационных импульсов (см. фиг. 2,к-р), причем первый выход распределител 5 соответствует первой посылке, второй выход - второй и т. д.

Необходима последовательность переключени распределител 5 задаетс имп льсами РП и .РЗН (см. фиг. 2, е, ж, где Fn - частота посылки, а зп - частота знака, поступающими с выходов 10 и 11 блока 15 управлени , который синхронизируетс этими импульсами , постунающйми с блока 16 синхронизации , работающего по сигналу, поступающему на его вход (формирующего клиппированный сигнал, см. фиг. 2,в).

Пачки импульсов с выходов распределител 5 поступагот на входы элементов ИЛИ 7 запоминающего блока 6. При этом интервал анализа Г (см. фиг. 2,г) расположен симметрично относительно середины интервалов последовательности Рц (см. фиг. 2,з/с), что обеспечиваетс блоком 16 синхронизации, а длина интервала анализа Т (0,8-0,9) Т, где Т - длительность элементарной посылки. Частота пачек импульсов анализа

(см. фиг. 2, д, 01с).

fa F,,

Оценка наибольших значений длительностей посылок производитс на последнем защитном интервале Го з-нака на интервале стробирующего импульса заполнени (см. фиг. 2,з) путем подачи на входы счетчиков 8 запоминающего блока 6 через элементы ИЛИ 7 с выхода 13 блока 15 управлени пачки импульсов заполнени , следующих в пачке с частотой 3 2 а (см. фиг. 2,гг), при этом за врем Т

в запомИнающ11гй блок 6 поступит Л и.мпульсов частоты /з, определ емых объемом счетчиков 8.

Первые т импульсов, по вившиес на соответствующих выходах запоминающего блока 6, в рещающей схеме 9 принимаютс за символы «I, остальные (п-пг) отождествл ютс с нулем.

Задним фронтом стробирующего имнульса запол«ени (см. фиг. 2,з), поступающего с выхода 14 блока 15 управлени , осуществл етс сброс запоминающего блока 6 в «О. Сброс в «О решающей схемы 9 нроизводитс неред началом заполнени импульсами f д.., подаваемыми на установочный вход рещающей схемы с выхода 12 блока 15 управлени . Решение , прин тое таким образом в параллельном коде, выдаетс из решающей схемы 9 на выход устройства.

Claims

Формула изобретени

Устройство дл дискретного приема сигналов «в целом, содержащее распределитель сигналов, каждый выход которого через запоминающий блок подключен к рещающей схеме , причем управл ющие входы распределител сигналов, запоминающего блока п решающей схемы соединены с выходами блока управлени , вход которого соединен с входом устройства через блок синхронизации, отличающеес тем, что, с целью повыщени достоверности приема, к входу распределител сигналов и входу блока синхронизации подключен блок дискретизации длительности элементарных посылок, состо щий из последовательно соединенных пороговой схемы и управл емого ключа, к управл ющему входу которого подключей элемент И, входы которого соединены с дополнительными выходами блока управлени .

11

О 1

О о

У

g

Та

г

е ж

п

К

Л

м и о

/7 Р

V7

Г

J I

-F Fn

иг.2