SU512471A1

SU512471A1 - Firmware processor

Info

Publication number: SU512471A1
Application number: SU2030499A
Authority: SU
Inventors: Юрий Максимович Евдолюк; Борис Моисеевич Каган
Original assignee: Предприятие П/Я Г-4128
Priority date: 1974-05-29
Filing date: 1974-05-29
Publication date: 1976-04-30

Description

1one

Изобретение относитс к вычислительной технике, в частности к проектированию микропрограммных процессоров с контролем.The invention relates to computing, in particular to the design of microprogrammed processors with control.

Известны микропрограммные процессоры, содержащие пам ть микрокоманд, адресный регистр, регистр микрокоманд, операционный блок, регистр кода операции, схему сравнени , триггер фиксации сбо , первый и второй элементы «И, элемент «ИЛИ, элемент «НЕ. Первый выход операционного блока св зан с входом регистра кода операции, выход этого регистра - с первым входом первого элемента «И, второй вход которого соединен с первым входом первого элемепта «ИЛИ и шиной начала операции с вторЫМ выходом oneрационного блока, а выход - с лервым входом адресного регистра. Выход адресного регистра подключен к первому входу пам ти микро-команд, второй ее вход шиной чтени микрокоманд св зан с третьим выходом oneрационного блока, а выход-с входом регистра микрокоманд, первый выход которого соединен с первым входоад операционного блока, а второй выход - с вторым входом операционного блока и с первым входом второго элемента «И. Выход последнего подключен к второму входу адресного регистра, третий вход регистра шиной коица операции св зан с четвертым выходом операционного блока и с вторым входом первого элемента «ИЛИ, Firmware processors are known that contain a microinstructor memory, an address register, a microinstruction register, an operational block, an operation code register, a comparison circuit, a latch trigger, the first and second elements AND, the element OR, the element NOT. The first output of the operation unit is connected to the input of the operation code register, the output of this register is connected with the first input of the first element "AND, the second input of which is connected to the first input of the first element" OR and the bus of the beginning of the operation with the second output of the one generation unit, and the output with the left input address register. The output of the address register is connected to the first micro-command memory input, its second input is read by the micro-command bus connected to the third output of the single-action unit, and the output is connected to the input of the micro-command register, the first output of which is connected to the first input of the operating unit, and the second output to the second input of the operating unit and with the first input of the second element “I. The output of the latter is connected to the second input of the address register, the third input of the register is connected with the fourth output of the operation unit and with the second input of the first element "OR,

выход которого через элемент «НЕ соединен с вторым входом второго элемента «И, а третий вход операционного блока - с выходом триггера фиксации сбо , вход которого подсоединен к выходу схемы сравнени .the output of which through the element is NOT connected to the second input of the second element I, and the third input of the operation unit to the output of the failure latch trigger, the input of which is connected to the output of the comparison circuit.

Однако в известных микропрограммных процессорах контроль последовательностей микрокоманд требует значительных затрат оборудовани дл хранени провер емых адресов и подсчетов числа микрокоманд, а также усложн ет процесс -микропрограммировани в св зи с предварительным просчетом числа микрокОМанд в неразветвленной части .микропрограммы .However, in well-known microprogrammed processors, the control of sequences of microinstructions requires a considerable amount of equipment for storing checked addresses and counting the number of microinstructions, and also complicates the microprogramming process due to the preliminary calculation of the number of microcommands in the unallocated part of the microprogram.

Цель изобретени - сокращение оборудовани дл контрол .The purpose of the invention is to reduce control equipment.

Это достигаетс тем, что в процессор дополнительно введен второй элемент «ИЛИ. Первый его вход соединен с выходом адресного регистра, второй вход - с вторым выходом регистра микрокоманд, а выход - с первым входом схемы сравиени , второй вход которой св зан с выходом регистра кода операции, а третий вход -с выходом первого элемента «ИЛИ.This is achieved by the fact that the second element "OR." Its first input is connected to the output of the address register, the second input to the second output of the register of micro-instructions, and the output to the first input of the comparison circuit, the second input of which is connected to the output of the operation code register, and the third input to the output of the first OR element.

На чертеже показана функциональна схема микропрограммного процессора, где: 1 - пам ть микрокоманд; 2 - регистр микрокоманд; 3- поле микрокоманды; 4-адресное поле; 5 - операционный блок; 6-адресный регистр; 7 -регистр кода операции; 8- шина начала операции; 9 -элемент 10- шида конца операции; 11-элемент 12 -элемент 13 - элемент 14- элемент 15 - схема сравнени ; 16- триггер фиксации сбо . Микропрограммный процессор ра-ботает следующим образом. Микрокоманды выбираютс из пам ти 1 микрокоманд в регистр 2 микрокоманды, разделенный на поле 3 микрокоманды и адресное поле 4. Иоле микрокоманды управл ет работой операционного блока 5. Адресное поле определ ет адрес следующей микрокоманды и передаетс после выполнени текущей микрокоманды в адресный регистр 6, управл ющий выборкой из пам ти микрокоманд. Выборка микрокоманды управл етс операционным блоком 5 с помощью передачи сигналов по шине чтени микрокоманд в пам ть 1 .микрокоманд. Операционный блок осуществл ет арифметические и логические преобразовани информации и контролирует правильность их выполнени . Правильность считывани информации из пам ти микрокоманд в регистр 2 микрокоманд также .контролируетс по четности операционным блоком 5. Выполнение команды разделено на два цикла: цикл выборки команды из оперативной пам ти и адресных преобразований и цикл исполнени команды в соответствии с кодом операции. Цикл выборки команды и адресных преобразований вл етс общим дл всех команд, цикл исполнени команды включает различные микропрограммы дл разных команд. Первоначальный вход в программу после пуска процессора осуществл етс следующим образом. Перед пуском процессора в счетчике команд устанавливаетс начальный адрес программы, а все остальные регистры гас тс . Так как адресный регистр 6 погашен, то с момента пуска выполн етс микропрограмма, начинающа с с нулевого адреса, т. е. микропрограмма цикла выборки команды по адресу, указанному в счетчике команд. После исполненп микропрограммы цикла выборки команды Процессор переходит к циклу исполнени команды и т. д. В конце цикла выборки команды и адресных преобразований ее код операции поступает в регистр 7 и операционный блок 5 возбуждает сигнал на шине 8 операции. При этом код операции команды через элементы «И 9 передаетс в старшие разр ды адресното регистра 6 и начинает выполн тс микропрограмма цикла исполнени команды. В конце микропрограммы исполнени команды операционный блок 5 возбуждает сигнал на шине 10 операции, который гасит адресный регистр и осуществл ет переход к нонолнению микропрограммы цикла выборки следующей команды, начинающейс с нулевого адреса. В ходе выполнени микропрограмм сигналы на шинах начала 8 и конца 10 операции блока 5 отсутствуют. Выход элемента «ИЛИ 11 имеет значение «О, а выход элемента «НЕ 12 - значение «1, и элементы «И 13 осуществл ют передачу адреса очередной микрокоманды из адресного пол 4 регистра 2 микрокоманд в адресный регистр 6. При наличии сигнала на шинах 8 и 10 выход элемента 11 имеет значение «1, выход элемента 12 - значение «О, элементы 13 закрываютс . Контроль работы адресного регистра 6 и схем управлени выборкой пам ти 1 микрокоманд особенно важен, так как сбои этой аппаратуры могут привести к нарушени м последовательности 1микроцрограмм, которые не будут обнаружены схемами контрол считывани информации из пам ти микрокоманд. Контроль этой аппаратуры осуществл етс следующим образом. При выполнении микрокоманд , формирующих сигналы на щинах начала и конца операции операционного блока 5, элементы «И 13 закрыты и адресное поле 4 регистра 2 микрокоманд свободно. В эти моменты времени адрес следующей микрокоманды определ етс не адресным полем регистра микрокоманды, а либо содержимым регистра 7 кода операции, либо заданным фиксированным адресом (например, нулевым) начала цикла выборки команды. Адресное поле регистра микрокоманды используетс дл контрол правильности последователыности микрокоманд. В последней микрокоманде каждой микропрограммы исполнени команды в освободивщемс адресном поле регистра микрокоманд записываетс код исполн емой команды. Операционный блок возбуждает сигнал на шине конца операции, который гасит адресный регистр и через элемент «ИЛИ 11 разрешает работу схемы 15, сравнивающей содержимое регистра кода операции с выходом элементов «ИЛИ 14. Входы последних св заны с адресным регистром и с адресным полем регистра микрокоманды. Так как адресный регистр должен быть погашен, то на выходе элементов «ИЛИ 14 должен быть код, записанный в адресном поле регистра микрокоманды, который , в свою очередь, должен быть равен содержимому регистра кода операции, и сигнал на выходе схемы сравнени равен нулю. Это вл етс признаком правильного окончани выполн емой команды. Другими словами, при правильной работе адресного регистра и схем управлени выборкой цоследовательность выполнени микрокоманд в данной микропрограмме не нарушаетс . При сбое в адресном регистре или в схемах управлени выборкой пам ти микрокоманд последовательность выполнени микроколманд нарушаетс и начинает выполн тьс друга микропрограмма, в последней микрокоманде которой в адресном поле записан другой код. В этом случае схема сравнени вырабатывает на своем выходе сигнал несобтветствИ кодов адресного пол и регистра кода операции. Этот сигнал устанавлива ет в единичное состо ние триггер 16 фиксации сбо , соединенный с операционным блоком 5. То же самое происходит, если из-за неисправности схем ;не гаснет адресный регистр 6.The drawing shows a functional diagram of a microprocessor processor, where: 1 is a memory of micro-instructions; 2 - register of microinstructions; 3- microcommand field; 4-address field; 5 - operational unit; 6-address register; 7-register operation code; 8- bus start operation; 9-element 10-Shida end of the operation; 11-element 12 — element 13 — element 14 — element 15 — comparison circuit; 16- trigger commit failure. Firmware processor works as follows. The microcommands are selected from the memory 1 of the microcommands to the register 2 of the microcommands divided into field 3 of the microcommands and the address field 4. Iole of the microcommands controls the operation of the operation unit 5. The address field determines the address of the next microcommand and is transmitted after the current microcommand is executed to the address register 6, the control user of memory of microinstructions. The sampling of micro-instructions is controlled by the operation unit 5 by transmitting signals via the micro-reads bus to the memory of 1. Microcommands. The operation unit performs arithmetic and logical transformations of information and controls the correctness of their execution. The correctness of reading information from the memory of micro-instructions to the register of 2 micro-instructions is also controlled by parity by the operation unit 5. The execution of the command is divided into two cycles: the cycle of fetching the command from the main memory and the address transformations and the cycle of execution of the command in accordance with the operation code. The command sampling and address conversion cycles are common to all commands, the command execution cycle includes different firmware for different commands. The initial entry into the program after the start of the processor is as follows. Before starting the processor, the starting address of the program is set in the instruction counter, and all other registers are extinguished. Since the address register 6 is canceled, the microprogram starting with the zero address, i.e., the microprogram of the command sampling cycle at the address specified in the command counter, is executed from the moment of start-up. After the execution of the firmware of the instruction sampling cycle, the processor proceeds to the instruction execution cycle, etc. At the end of the instruction sampling cycle and address transformations, its operation code goes to register 7 and the operation unit 5 triggers a signal on the operation bus 8. At the same time, the operation code of the command is transmitted through the elements of AND 9 to the higher bits of the address address of the register 6 and the microprogram of the instruction execution cycle is executed. At the end of the instruction execution microprogram, operation unit 5 excites a signal on the operation bus 10, which suppresses the address register and transitions to the microprogram of the next instruction cycle starting with the zero address. During the execution of the firmware, signals on the tires of the beginning of 8 and the end of 10 of the operation of block 5 are missing. The output of the element "OR 11 is" O, and the output of the element "NOT 12 is the value" 1, and the elements "AND 13 transmit the address of the next microcommand from the address field 4 of the register 2 microcommands to the address register 6. If there is a signal on the tires 8 and 10 the output of element 11 is "1, the output of element 12 is the value" O, the elements 13 are closed. Monitoring the operation of address register 6 and micro-command memory 1 sampling control circuits is particularly important, since failures of this equipment can lead to disruptions in the sequence of 1 microcards that will not be detected by control schemes for reading information from the microinstruction memory. The control of this equipment is carried out as follows. When micro-commands are executed that form signals on the beginning and end of the operation of the operation unit 5, the elements “And 13 are closed and the address field 4 of the register of 2 micro-commands is free. At these times, the address of the next microcommand is not determined by the address field of the microcommand register, but by either the contents of register 7 of the opcode or the specified fixed address (for example, zero) of the start of the command sampling cycle. The microcommand register is used to control the correctness of the sequence of microcommands. In the last microcommand of each microprogram for executing a command, the code of the executing command is recorded in the free address field of the microinstructions register. The operating unit excites the signal at the end of the operation bus, which suppresses the address register and through the element OR 11 enables the operation of circuit 15 comparing the contents of the operation code register with the output of the elements OR 14. The inputs of the latter are connected to the address register and the microcommand register. Since the address register must be canceled, the output of the OR 14 elements must be a code written in the address field of the microcommand register, which, in turn, must be equal to the contents of the operation code register, and the output signal of the comparison circuit is zero. This is a sign of the correct completion of the command being executed. In other words, with the correct operation of the address register and the sampling control schemes, the sequence of microcommand execution in this firmware is not violated. In the event of a failure in the address register or in micro-command memory control schemes, the sequence of execution of the microcommand is violated and a different microprogram starts to run, in the last microcommand of which another code is written in the address field. In this case, the comparison circuit generates at its output a signal that does not match the address field codes and the operation code register. This signal sets the latching trigger 16, connected to the operation unit 5, to the same state. The same thing happens if the address register 6 does not go out due to circuit failure.

В последней микрокоманде цикла выборки команды в освободившемс адресном поле регистра микрокоманды записываетс .нулевой КОД. В этой микрокоманде операционным блоком возбуждаетс сигнал на шине начала операции, который через элементы «И 9 передает содержимое регистра кода операции в адресный регистр, а также через элемент «ИЛИ 11 разрешает работу схемы сравнени , котора в этом случае сравнивает содержимое регистра кода операции с содержимым адресного регистра, так как при нулевой информации в адресном поле микрокоманды на выходе элементов «ИЛИ 14 код равен содержимому адресного регистра. При неправильной работе адресного регистра его содержимое не равно регистру кода операции и схема сравнени вырабатывает сигнал несоответстви , устанавливающий в единичное состо ние триггер фиксации сбо .In the last microcommand of the instruction sampling cycle, a null CODE is written in the empty address field of the microcommand register. In this microcommand, the operating unit initiates a signal on the operation start bus, which transmits through the AND 9 elements the contents of the operation code register to the address register, as well as through the OR 11 element, allows the operation of the comparison circuit, which in this case compares the contents of the operation code register with the contents address register, since with zero information in the address field of a microcommand at the output of the elements “OR 14, the code is equal to the contents of the address register. When the address register malfunctions, its contents are not equal to the operation code register, and the comparison circuit generates a mismatch signal, which sets the latch trigger in one state.

Таким образом, в начале каждого цикла исполнени команды провер етс правильность передачи содержимого регистра кода операции в адресный регистр, а в конце каждого цикла исполнени команды - закончилось ли .выполнение той же самой микропрограммы , котора была запущена в цикла исполнени команды. Если в процессе выполнени микропрограммы возникает неисправность в адресном регистре либо в схемах выборки из пам ти микрокоманд, то последовательность выполнени микрокоманд нарушаетс и происходит переход в зону исполнени другой команды, что обнаруживаетс в конце цикла исполнени команды. Кроме того, в конце цикла исполнени команды провер етс гашение адресного регистра дл правильного перехода к циклу выборки следующей команды.Thus, at the beginning of each command execution cycle, the correctness of transferring the contents of the operation code register to the address register is checked, and at the end of each command execution cycle, whether the execution of the same firmware that was running in the command execution cycle has ended. If during the firmware execution there is a malfunction in the address register or in the micro-memory memory sampling circuits, the sequence of micro-commands execution is violated and a transition occurs to the execution area of another command, which is detected at the end of the command execution cycle. In addition, at the end of the command execution cycle, the blanking of the address register is checked to correctly switch to the next command selection cycle.

6 Ф о р .1 у л а изобретени 6 F o r. 1 l of the invention

Микропрограммный процессор, содержащий пам ть микрокоманд, адресный регистр, регистр микрокоманд, операционный блок, регистр кода операции, схему сравнени , триггер фиксации сбо , первый и второй элементы «И, элемент «ИЛИ, элемент «НЕ, причем первый выход операционного блока соединен с входом регистра кода операции, выход которого соединен с первым входом первого элемента «И, второй вход которого соединен с первым входом первого элемента «ИЛИ и шиной начала операции с вторымA microprogram processor containing a microinstructions memory, an address register, a microinstructions register, an operational block, an operation code register, a comparison circuit, a latch trigger, the first and second elements AND, the element OR, the element NOT, and the first output of the operational block is connected to the register of the operation code, the output of which is connected to the first input of the first element "AND, the second input of which is connected to the first input of the first element" OR and the bus of the beginning of the operation with the second

5 выходом операционного блока, вы.ход соединен с первым входом адресного регистра, выход которого соединен с первым входом пам ти микрокоманд, второй вход которой щиной чтени микрокоманд соединен с третьим5 output of the operation unit, the output is connected to the first input of the address register, the output of which is connected to the first memory input of micro-instructions, the second input of which is read by the micro-commands connected to the third

0 выходом операционного блока, а выход соединен с входом регистра микрокоманд, первый выход которого соединен с первым входом операционного блока, а второй выход соединен с вторым в.ходом операционного блока и с0 output of the operating unit, and the output is connected to the input of the register of micro-commands, the first output of which is connected to the first input of the operating unit, and the second output is connected to the second input of the operating unit and

5 первым входом второго элемента «И, выход которого соединен с вторым входом адресного регистра, третий вход которого шиной конца операции соединен с четвертым выходом операционного блока и с вторым входом первого5 with the first input of the second element “AND, the output of which is connected to the second input of the address register, whose third input is connected to the fourth output of the operation unit and to the second input of the first by means of the operation end bus

0 элемента «ИЛИ, выход которого через элемент «НЕ соединен с вторым входом второго элемента «И, третий вход операционного блока соединен с выходом триггера фи.ксации сбо , .вход которого соединен с выходом схемы0 of the element “OR, the output of which through the element“ is NOT connected to the second input of the second element “AND, the third input of the operating unit is connected to the output of the fi xx flip-flop trigger, the input of which is connected to the output of the circuit

5 ср:авнени , отличаюшийс тем, что, с целью сокращени оборудовани , он содержит второй элемент «ИЛИ, первый вход которого соединен с выходом адресного регистра , второй вход - с вторым выходом регистра микрокоманд, а выход-с первым входом схемы сравнени , второй вход которой соединен с выходом регистра кода операции, а третий вход - с выходом первого элемента «ИЛИ.5 cf: avneni, characterized in that, in order to reduce the equipment, it contains the second element "OR, the first input of which is connected to the output of the address register, the second input to the second output of the microinstruction register, and the output to the first input of the comparison circuit, the second whose input is connected to the output of the operation code register, and the third input to the output of the first element “OR.