SU489120A1 - Интегратор - Google Patents

Description

1

Изобретение относитс  к вычислитель:ной техиике.

КзЕестен интегратор, содержащий гход ной, Еыходной и два разр дных ключа, интегрирующий и суммирующий усилители, формирователь управл ющих сигналов, цифро-аналоговый преобразователь, интегрирующий усилитель и двоичный счетчик.

Первый и второй выходы входного ключа соединены соответственно с входами первого и второго интегрирующих усилителей , а выходы последних через первый и второй входы выходного ключа подключены

к одному из входов суммирующего УСИЛИТ&л  и. одновременно к двоичному счетчику через первый и второй управл ющие входы формировател  управл ющих сигналов, два управл ющих выхода которого подсоединенык входному и выходному ключам, а два другие через, разр дные ключи к управл юuuiM входам интегрир.ощих усилителей. Два выхода двоичного счетчика подключены через соответствующие входы цифро-аналогового преобразовател  к входам суммируюuiero усилител . Выход суммирующего усилител   вл етс  выходом устройства в аналоговой форме.

Цель изобретени  - упрощение устройства и повышение его надежности, благодар  устранению аналого-ци4ровых узлов.

Достигаетс  это благодар  тому, что интегратор содержит интегрирующий усилитель, в цепь обратной св зи которого последова- телыю с конденсатором включен ключ, ди4 ференциальный усилитель, выход которюго через ключ соевинен с входом первого интегрирующего блок$, а его выход подклю чен к одному входу сумматора, второй вход сумматора подключен к пороговому устройству , выход которого соединен с входом управлени . Выходы блока управлени  подключены к входу интегрирующего уситштел  и к управл ющему входу второго интегрирующего блока, другой вход которого соедикан с источником входного сигнала.

На чертеже приведена блок-схема оредлагаемого интегратора. Источник входного сигнала 1 через интегрирующий блок 2 соединен с одним входом сумматора 3 и пороговым устройством 4, выход которого

подключен к блоку управлени  5, св занного о управл ющим входом интегрирующего блока 2, а также с управл ющими входами ключей 6, 7. Один из выходов блока управлени  5 соединен с входом интегрирующего усилител  8, в цепь обратной св зи которого включены последовательно соединенные конденсатор 9 и ключ 7, выход усилител  В подключен к рдному входу дифференциального усилител  1О, соединенного через ключ 6 с интегрирующим блоком 11, выход последнего соединен с вторыми входами диЬференциального усилител  10 и сумматора 3, с клеммы 12 которого снимаетс  выходной сигнал.

Устройство работает следующим образом . Интегрирующий блок 2 интегрирует входной сигнал источника 1. В момент,когда напр жение на выходе интегрирующего блока 2 достигает згщанного уровн , срабатывает пороговое устройство 4. В результате с порогового устройства 4 задаетс  импульс на запуск блока управлени  5, который замыкает ключи 6, 7 с. на вход усилител  8 поступает импульс заданной амперсекундной площади, в результате чего конденсатор 9 зар жаетс . Пол рность имYIyльca зависит от пол рности выходного напр жени  блока 2.

Напр жение с выхода усилител  8 сравниваетс  с помощью дифференциального усилител  10 с напр жением на выходе интегрирующего блока 11. При наличии разницы разностный сигнал, усиленный усилителем 1О, интегрируетс  блоком 11 до достижени  момента равенства, при этом напр жение на входе интегрирующего блока 11 становитс  равным нулю.

Одновременно с замыканием ключей 6,

7и подачей импульса на вход усилител  8 блок управлени  5 переводит интегрирующий блок 2 на новый цикл интегрировани .

8этот момент напр жение на выходе интегрирующего блока 2 скачком падает до нул , а на выходе интегрирующего блока 11 практически скачком возрастает так, что сигнал на выходе сумматора 3 оказывает с  все врем  пропорциональным интегралу от входного напр жени .

В следующий момент ключи 6, 7 размыкаютс . Напр жени  на блоке 11 и конденсаторе 9 запоминаютс . Вследствие ареАфа и утечек входныг каскадов напр жение на интегрирующем блоке изменитс . Дл  введени  поправки блок 5 на короткое врем  замкнет ключи 6, 7 и усилитель 1 устранит рассогласование, после чего ключи вновь разомкнутс .

При новом переполнении интегрирующего блока 2 вновь замыкаютс  ключи 6, 7, подает   импульс на вход усилител  8, осуществл етс  переход интегрирующего блока 2 на очередной цикл, после чего ключи 6, 7 замыкаютс , Чероз определенные интервалы осуществл етс  коррекци  напр жени  на выходе блока 11 и т.д.

Если суммарное врем , необходимое дл  корректировки интегрирующего блока 11, сделать достаточно малым по сравнению с временем интегрировани  входного сигнала, то практически максимальное врем  интегрировани  будет определ тьс  емкостью конденсатора 9, а также сопротивлени ми утечки ключа 7 и конденсатора 9. Данна  схема может успещно примен тьс  дл  точного интегрировани  как быстро, так и медленно протекающих процессов. Максимальное врем  интегрировани  более Ю /сек.

Предмет изобретени  0-.;

Интегратор, содержащий интегрирующие блоки, сумматор; блок управлениг:, пороговое устройство, ключи, управл ющие входЬт которых подключены к выходу блока ynpafe 5тлени , отличающийс тем, что, с цепью по %ыщени  надежности и упрощени  конструкции интегратора, он содержит интегрирующий усилитель, в цепь обратной св зи которого последовательно с конденсатором включен ключ, дифференциальный усилитель, выход которого через ключ соединен с входом первого интегрирующего блока, выход которого подключен к одному входу сумматора , второй вход сумматора подключен к пороговому устройству, выход которого соединен с входом блика управлени , выходы блока управлени  подключены к входу интегрирующего усилител  и к управл ющему вхоау второго интегрирующего блока, другой вход которого соединен с источни- . ком входного сигнала.

11

.9