SU458954A1 - Устройство дл контрол каналов св зи - Google Patents

Description

1

Изобретение относитс  к технике измерений в области передачи дадных по дискретным каналам св зи и может быть использовано ори иоследова1ни х, испытани х и регламентных проверках дискретных каналов св зи.

Известны устройства дл  контрол  гканалов св зи по 1веЛИчи1не иотерИ достоверности, -вкоторых анализатор принимаемых импульсов отмечает неправильно прин тые элементы, .накапливаемые счетчиком ошибок, периодически сбрасываемым в нулевое состо ние сигналом от датчика импульсов статистического сброса. Если счетчик переполн етс  до прихода очередного импульса сброса, то формируетс  сигнал о неисправности канала.

Отсутствие IB таком устройстве аппаратуры дл  запоминани  результатов контрол  не позвол ет многократно иапользо1вать результаты контрол  дл  получени  статистических данных.

Цель изобретени  - повышение эффективности контрол .

Цель достигаетс  тем, что предлагаемое устройство содержит ап1паратуру дл  запоминани  реального потока ошибок, вы вленных в процессе анализа дискретного канала св зи. Аппаратура дл  демодул ции силналов, записанных на (Магнитную ленту, позгвол ет многократно использовать записи потока ошибок, например, дл  моделировани  воздействи  помех в тракте передачи данных, дл  проверки эффективности корректирующих кодов, дл  исследовани  закономерностей распределени  ошибок в дискретных каналах и т. д.

Двоичные состо ни , отображающие регистрируемую информацию, вывод тс  дл  запоминани  iB виде синхро.нных квазисинусоидальных частотно-манипулированных сигналов , что позвол ет исключить отдельную дорожку дл  записи синхронизирующих импульсов , разделение информационных импульсов (модулей ошибок) и синхронизирующих импульсов производитс  IB блоках обработки при демодул ции сигналов с магнитной ленты; предусматриваетс  также выход дл  запоминани  знаков ошибок.

Сущность изобретени  заключаетс  в том, что в устройстве введены блок коммутаторов, блок цифровых фильтров, преобразователь частоты и блоки обработки, вход синхронизации каждого из которых через преобразователь частоты подключен к второму выходу блока формировани  испытательных сигналов, выход анализатора через последовательно соединенные блок коммутаторов и блок цифровых фильтров соединен с выходом устройства, импульсные входы блока коммутаторов соединены с соответствующими выходами блока синхронизации , первый выход которого подключай ,к входу синхронизации блока цифровых фильтров, входы и выходы блоков обработки соединены .с соответствующими входами и выходами устройства. В устройстве каждый блок обработки включает триггер, еди1НИ Ч«ый вход которого через последовательно соединенные усилитель-ограиичитель , схему выделени  нулевых иересечен ий и схему задержки подключен к входу блока , (ВЫХОД три.лгера соединен с первыми входами двух схем «И, .выход 1пе,рвой из которых через делитель соедвнен с нулевым входом триггера и с первым выходом блока, выход второй схемы «И соеди ен с вторым выходом блока, вторые входы схем «И подключены соответственно к входу синхроиизации блока и 1К выходу схемы выделен-и  нулевых 1иереоечений . На фиг. 1 приведена блок-схема Предлагаемого устройства; на фиг. 2-временные диаграммы импульсов в характерных точках схемы , иричем индекс напр жени  соответствует позиции точки, в которой наблюдаетс  это напр жение. Устройство Содержит блок 1 фор;мировани  иапытательных сигналов, блок ввода 2, блок синхронизации 3, состо щий из фазового различнтел  4 узла управлени  5 и управл емого делител  6, анализатор 7 с выходами 8 и 9 сигнал а ошибки и сигнала знака ощ1ибки, блок коммутаторов 10 с выходом 11 импульсных сигналов, блок 12 цифровых фильтров с выходами 13 и 14 записываемых сигналов и импульсных сигналов установки, вырабатываемых в блоке .цифровых фильтров из тактовых импульсов на выходе 15 делител  6, блоки 16, 17 обработки, преобразователь частоты.18, усилитель-ограничитель 19 с выходом 20, схему 21 выделени  нулевых пересечений ,21 с выходом 22, схему 23 задержки с выходом 24, триггер 25, схему «И 26 с разрешающим сигналом на входе 27, делитель 28 с выходом 29, схему «И 30 1C информационными импульсами на выходе 31, выходы Э2, 33 устройства; входы 34, 35 устройства. Испытательна  последовательность с выхода блока 1 формировани  испытательных сигналов поступает в дискретный канал св зи. После прохождени  через исследуемый канал испытательна  последовательность поступает в приемник, где производитс  вы вление элементав , содержа-щих ощ1ибки. Приемник состоит из блока ввода 2, блока синхронизации 3 и анализатора 7. Блок ввода в моменты сманы пол рности входного сигнала выдает короткие импульсы, поступающие  а фазовый различитель 4 блока синхронизации 3. Фазовый различитель осуществл ет слежение за частотой приход щих из канала импульсов и выдает на узел упра1влени  5 сишалы, под действием которых происходит добаюлбние или вычитание импульсав в первом каскаде управл емого делител  6. Таким образом осуществл етс  поэлементна  синхронизаци  приход щей из канала св зи испытатель(ной последовательности и эталонной комбинации, вырабатьгваемой анализатором 7. Анализатор 7 осуществл ет исследование прини1маемой из канала св зи испытательной последовательности с целью вы влени  ошибок . Дл  этого производитс  циклового фазирование принимаемой комбинации с эталонной , вырабатываемой в анализаторе 7; в результате на схему сраинени  анализатора 7 подаютс  две одинаковые по структуре -и согласованные во времени ооследователыности, которые сравниваютс  поэлементно. Если 1ПОД действием мешающих факторов в канале св зи значение элемента принимаемой последовательности мен етс , то на выходе 8 модулей ошибок анализатора 7 имеетс  импульс ошибки (эиюра 8), сопровождаемый сигаалом знака ошибки на выходе 9. Эти сигналы поступают на управл ющие входы блока коммутаторов 10, на импульсные входы которого с промежуточных  чеек управл емого делител  6 блока синхронизации 3 подаютс  две импульсные последовательности, частоты которых кратны соответствующим рабочи частотам квазисинусоидального сигнала, записываемого на магнитную лшту. При отсутствии ошибок с выхода анализатора 7 поступает низкий потенциал, и блок коМ|Мутаторов 10 пропускает на свой выход 11 импульсы, соответствующие нижней рабочей частоте манипулированного сигнала. В блоке цифровых фильтров, состо щем из счетчиков и преобразователей код-аналог, этим импульсы преобразуютс  в -квазисинусоидальный сигнал , подаваемый дл  запоминани  результатов анализа на выход 13. Записываемые сигналы синхронизируютс  импульсами установки с выхода 14, вырабатываемьши в блоке 12 цифровых фильтров из тактовых импульсов, поступающих с выхода 15 управл емого делител  6 в блоке синхронизации 3. При по влении ошибок в анализируемой нформации на выходе В модулей ошибок анаизатора 7 имеетс  высокий потенциал, и блок оммутаторов 10 пропускает импульсы, соотетствующие верхней рабочей частоте, а на ыходе блока цифровых фильтров формирует  квазисинусоидальный сигнал. Таким образом, двоичные состо ни , отобраающие отсутствие ошибок и наличие ошибок, ывод тс  дл  ревистрации в виде синхронных 1вазисинусоидальных частотно-манипулироанных сигналов с нижней и верхней частотаи соответственно. Аналогично на выходе 14 блока цифровых ильтров формируетс  частотно-манипулироанный сигнал знака ошибки. Этот сигнал моет быть записан на отдельную дорожку магитной ленты. Ошибке типа трансформации 1 в «О соответствуетВЫСОКИЙ потенциал на ыходе знака ошибки анализатора 7, а ошибке ипа трансформации «О в «1 -низкий поенциал .

При демодул Ц-ии и статистической обработке информации, записанной на магнитную ленту , .восироизводимые частотно-мандапулированные сирналы иоступают на входы 34 и 35 соответственно блоков обработки 16 и 17. В блоки обработки подаютс  также вьгсокочастотные импульсы, формируемые дискретным преобразователем частоты 18.

На вход 34 бло-ка 16 обработки сигналов первого канала поступает частотно-манилули|р01ван«ый сипнал, соответствующий последователыности модулей ошибо«. Укаэаиный сигнал нормируетс  по амплитуде в ус нлителе-ограничителе 19 и с (выхода 20 его подаетс  на схему 21 выделени  нулевых пересечений, котора  вырабатывает .короткие имлульсы, совпадающие то времени .с моментами смены пол рности воспроизводимого с ленты сигнала.

Импульсы с выхода 22 схемы выделени  нулевых пересечений поступают на схему задержки 23, с выхода 24 которой сигналы, задержанные на врем , большее длителыности входного импульса, устанавливают в единичное состо ние триггер 25. На вход 27 схемы «И 26 в этот .момент поступает разрешающий потенциал, и схема пропускает на свой выход последовательность высокочастотных импульсов , поступающих на синхрониз-ирующий вход блока 16 с выхода П реобразо1вател  18.

Делитель 28 осуществл ет подсчет импульсов , поступающих на его вход, и через промежуток времени, равный полупериоду средней частоты манипулироваиного сигнала, выдает сипнал на выходе 29, устанавливающий тригер 25 в нулевое состо ние, после чего схема «И 26 получает запрет.

На единичном выходе 27 триггера 25 формируетс  опорный импульс, который используетс  дл  выделени  информанионных импульсов . Дл  этого опорный импульс с выхода 27 подаетс  на один из входов схемы «И 30, на другой вход которой поступают импульсы с выхода 22 схемы 21. В результате на выходе 31 схемы «И 30 имеетс  демодулирован-и  последовательность информационных импульсов , соответствующа  потоку модулей ошибок и поступающа  на выход устройства, а на выходе 29 делител  28-последовательность синхронизирующих импульсов, поступающа  на выход 32 устройства.

Вследствие отклонени  скорости прот жки ленты от но:минального значени  импульсы на на выходе схемы 23 выделени  нулевых пересечений и схемы задержки могут измен ть

свое временное положение. Если изменение местоположени  импульсов происходит в пределах участка, обведенного штрихами, то логические «О различаютс  правильно.

Аналогично щыщеописанному в блоке 17 выдел ютс  импульсы, соответствующие знакам ошибок.

Синхронизирующие им1пульсы с выхода 32 « сигналы .модулей ощибок с (выхода 31 поступают к внешний устройства м статистической обработки.

Предмет изобретени 

Claims (2)

1. Устройство дл  контрол  каналов св зи, содержащее блок формировани  испытательных сигналов, один выход которого через блок ввода соединен с первыми входами анализатора и блока синхронизации, вторым входом

подключенного к другому выходу блока формировани  испытательных сигналов, а первый выход блока синхронизации соединен с вторьгм входом анализатора, отличающеес  тем, что, с целью повыщени  эффективности

контрол , в устройство введены блок коммутаторов , блок цифровых .фильтров, преобразователь частоты и блоки обработки, вход синхронизации каждого из которых через преобразователь частоты подключен к второму выходу блока формировани  испытательных сигналов , выход анализатора через последовательно соединенные блок коммутаторов и блок цифровых фильтров соединен с выходом устройства , импульсные входы блока коммутаторов соединены с соответствующими выходами блока синхронизации, первый выход которого подключен к входу синхронизации блока цифровых фильтров, входы .и выходы бло.ков обработки соединены с соответствующими в.ходами и выходами устройства.

2. Устройство по п. 1, отличающеес  тем, что каждый блок обработки включает триггер, единичный вход которого через последовательно соединенные усилитель-ограничп- тель , схему выделени  нулевых пересечений и схему задержки подключен к входу блока, выход триггера соединен с первыми входами двух схем «И, выход первой из .которых через делитель соединен с нулевым входом триггера

и с (первым выходом блока, (выход второй схемы «И соединен с вторым выходом блока, вторые входы схем «И подключены соответственно к входу синхронизации блока и к выходу схемы выделени  нулевых пересечений.

. ,

Г

Ue Us

UH

J,0

L. .,

J

Фиг.2