SU453705A1

SU453705A1 -

Info

Publication number: SU453705A1
Application number: SU1874695A
Authority: SU
Original assignee: Ю. В. Холодов
Priority date: 1973-01-11
Filing date: 1973-01-11
Publication date: 1974-12-15

Description

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ НАПРЯЖЕНИЙ(54) DEVICE FOR MULTIPLICATION OF STRESSES

1one

Предлагаемое устройство может использоватьс в аналоговых вычислительных машинах , в частности, в блоках умножени , извлечени квадратного корн из произведени .The proposed device can be used in analog computers, in particular, in multipliers, extracting the square root of the product.

Известно устройство дл умножени напр жений , содержащее блок извлечени квадратного корн , выполненный на двухтранзисторных чейках, включенных по схеме кусочнолинейной аппроксимации, и квадратор, подключеппый к выходу блока извлечени квадратного корн . Однако такие схемы обладают большой погрешностью, особенно при равенстве нулю одного из сомножителей.A device for multiplying voltages is known, comprising a square root extraction unit made on a two-transistor cells connected in a piece-linear approximation scheme and a quadrant connected to the output of the square root extraction unit. However, such schemes have a large error, especially if one of the factors is equal to zero.

С целью повышени точности и быстродействи устройство содержит блоки выделени максимального и минимального напр жени , а также резисторный делитель напр жени , причем база одного из транзисторов каждой чейки подключена к выходу блока выделени минимального сигнала, а база второго транзистора каждой чейки подключена к резисторному делителю папр жени , вход которого соединен с выходом блока выделени максимального напр жени .In order to increase accuracy and speed, the device contains maximum and minimum voltage isolation units, as well as a resistor voltage divider, with the base of one of the transistors of each cell connected to the output of the minimum signal extraction unit, and the base of the second transistor of each cell whose input is connected to the output of the maximum voltage selection unit.

Блок-схема предлагаемого устройства показана на чертеже. Она содержит блоки выделени максимального 1 и минимального 2 значений , блок извлечени квадратного корн на двухтранзисторных чейках 3, подключенный к выходу блока извлечени квадратного корн квадратор 4, резисторный делитель напр жени на резисторах 5-9.The block diagram of the proposed device is shown in the drawing. It contains units for selecting maximum 1 and minimum 2 values, a square root extraction unit on two-transistor cells 3, a quadrant 4 connected to the output of a square root extraction unit, a resistor voltage divider on resistors 5-9.

Блок извлечени квадратного корн 3 выполнен на транзисторах 10-19 р-п-р-типаThe square-root extraction unit 3 is made on 10-19 pp-type transistors

дл положительных напр жений, п-р-п-типа дл отрицательных . и резисторах 20-29. Кажда база одного из транзисторов 11, 13, 15, 17 подсоедин етс к делителю опорного папр жени , подключепного к выходу схемfor positive voltage, pn-type for negative. and resistors 20-29. Each base of one of the transistors 11, 13, 15, 17 is connected to the divider of the reference pair connected to the output of the circuits

выбора максимального напр жени . Базы транзисторов 10, 12, 14, 17 объединены между собой и подсоединены к блоку выбора минимального напр жени . Резистор 29, определ ющий крутизну нулевого участка, подключен к транзисторной чейке на транзисторах 18 и 19, базы которых непосредственно подсоединены к блокам 1 и 2. При подаче на вход устройства двух сомножителей максимальное из них всегда будет подано на делитель опорного папр жени , следовательно, базы транзисторов П, 13, 15, 17 будут находитьс под напр жепием, соответствующим напр же шю запирани данной чейки, и при поступлеппи второго сомножител на базыselect the maximum voltage. The bases of the transistors 10, 12, 14, 17 are interconnected and connected to the minimum voltage selection unit. The resistor 29, which determines the steepness of the zero section, is connected to a transistor cell on transistors 18 and 19, the bases of which are directly connected to blocks 1 and 2. When two factors are input to the device input, the maximum of them will always be fed to the reference divider, therefore the bases of transistors P, 13, 15, 17 will be under pressure, corresponding to the same lock of the given cell, and upon receipt of the second factor on the bases

транзисторов 10, 12, 14, 16 на входе каждой чейки напр жение будет возрастать только до величины опорного напр жени .The transistors 10, 12, 14, 16 at the input of each cell will increase the voltage only to the value of the reference voltage.

С выхода чеек напр жени суммируютс на решающем усилителе блока 4, выполн ющем операцию «возведение в квадрат.From the output, the voltage cells are summed on the block 4 decisive amplifier, which performs the "squaring" operation.

Предмет изобретени Subject invention

Устройство дл умножени напр жений, содержащее блок извлечени квадратного корн , выполненный на двухтранзисторных чейках , включенных по схеме кусочно-линейной аппроксимации, и квадратор, подключенный к выходу блока извлечени квадратного корн , отличающеес тем, что, с целью повышени точности и быстродействи , оно содержитA device for multiplying voltages comprising a square-root extraction unit made on two-transistor cells included in a piecewise-linear approximation, and a quad connected to the output of the square-root extractor unit, characterized in that, in order to improve accuracy and speed, it contains

блоки выделени максимального и минимального напр жений, а также резисторный делитель напр жени , причем база одного из транзисторов каждой чейки подключена к выходу блока выделени минимального сигнала, а база второго транзистора каждой чейки подключена к резисторному делителю напр жени , вход которого соединен с выходом блока выделени максимального напр жени .maximum and minimum voltage isolation units, as well as a resistor voltage divider, the base of one of the transistors of each cell is connected to the output of the minimum signal extraction unit, and the base of the second transistor of each cell is connected to a resistor voltage divider, the input of which is connected to the output of the allocation unit maximum voltage

LL