SU437236A1

SU437236A1 - Устройство дл регистрации ошибок

Info

Publication number: SU437236A1
Application number: SU1769354A
Authority: SU
Inventors: Юрий Иванович Калганов; Валентин Тихонович Хрыкин
Original assignee: Предприятие П/Я Г-4761
Priority date: 1972-04-07
Filing date: 1972-04-07
Publication date: 1974-07-25

Description

Изобретение относитс к радиотехнике и может быть использовано дл регистрации и анализа ошибок при приеме дискретных сигналов по высокоскоростным каналам св зи.

Известны устройства дл регистрации ошибок , содержащие блок фазировани и выделени ошибок, к выходу которого подключен распределитель, соединенный с разр дами анализатора смежных ошибок, и счетчики, подключенные к выходам этих разр дов. Однако известные устройства характеризуютс ограниченным быстродействием.

Цель изобретени - повысить быстродействие устройства.

Дл этого ввод т высокочастотные элементы обработки дискретных сигналов, которые позвол ют повысить быстродействие устройства дл использовани его в наносекундном диапазоне.

В предлагаемом устройстве распределитель содержит последовательно включенную цепочку каскадов запрета, подключенную к выходу каскада «ИЛИ блока фазировани и выделени ошибок и к входу первого разр да анализатора смежных ошибок. Выходы каскадов запрета поочередно соединены с входами остальных разр дов анализатора смежных ошибок, причем первый разр д состоит из линии задержки на один тактовый интервал и каскада запрета, запрещающий

вход которого подключен к выходу каскада «ИЛИ через линию задерж;ки. Второй вход каскада запрета первого разр да непосредственно подключен к выходу каскада «ИЛИ.

Выход каскада запрета первого разр да соединен с запрещающим входом каскада запрета распределител , с входом линии задержки второго разр да анализатора и с входом счетчика . Каждый из остальных разр дов а-нализатора смежных ошибок состоит из лийии задержки на один тактовый интервал и каскада совпадени , один вход которого подключен через линию задержки к выходу предыдущего разр да, а другой соединен с выходом каскада запрета распределител . Выход каскада совпадени подключен также к запрещающему входу следующего каскада запрета и к входу счетчика. Иа фиг. 1 приведена функциональна схема

устройства; на фиг. 2 - временные диаграммы напр жений в отдельных точках схемы.

Устройство содержит блок фазировани и выделени ошибок, распределитель, анализатор смежных ошибок и счетчики. В состав

блока фазировани и выделени ошибок вход т: тумблер 1 включени света, блок 2 авгь матической остановки счета, блок выделени ошибок типа () 3, блок выделени ошибок типа () 4, блок разр дной синхронизации

5, блок цикловой синхронизации 6, счетчик

тактовых импульсов 7, блок контрольных сигналов 8, счетчик ошибок типа () 9, тумблеры 10 и 11, обеспечивающие возможность исключить из анализа смежных ошибок ошибки типов () или (0-)-1), счетчик ошибок типа () 12, каскад «ИЛИ 13.

Распределитель состоит из цепочки каскадов запрета 14, 15, 16.

Анализатор смежных ошибок содержит п разр дов (на фиг. 1 показаны 1-ый, 2-ой, 3-ий и п-ый разр ды), причем 1-й разр д состоит из линии задержки на один тактовый интервал 17 и каскада запрета 18, а каждый из остальных разр дов - из аналогичной линии задержки 19, 20, 21 и каскада совпадени 22, 23, 24.

Число счетчиков смежных ошибок 25-28 равно числу разр дов анализатора.

Устройство работает следуюшим образом.

Испытательные сигналы из линии поступают в блоки выделени ошибок 3 и 4 и поэлементно сравниваютс с контрольными кодовыми комбинаци ми, формируемыми в блоке контрольных сигналов 8. Выделенные импульсы ошибок объедин ютс в общий поток в каскаде «ИЛИ 13.

На диаграмме «а (см. фиг. 2) показана последовательность импульсов ошибок на выходе каскада «ИЛИ 13, состо ща в данном примере из одиночной ошибки и смежной ошибки длиной , разделенных безошибочным интервалом в один такт. Импульсы ошибок поступают на оба входа каскада запрета 18, причем на запрещающий вход они приход т задержанными на один тактовый интервал (фиг. 2, б). На выход каскада запрета 18 и в счетчик первого разр да 25 пропускаютс только одиночные ошибки и первые импульсы смежных ошибок (фиг. 2, в). На запрещающий вход каскада запрета 14 распределител поступают импульсы с выхода первого разр да анализатора смежных ошибок , поэтому на ВХОД второго разр да анализатора не пропускаютс одиночные ощибки, а длина смелшых ошибок уменьшаетс на одип тактовый интервал. С выхода каскада запрета 14 импульсы ошибок (фиг. 2, г) подаютс на вход следующего каскада запрета 19 распределител и на вход каскада совпадени 22, к второму входу которого подвод тс импульсы одиночных ошибок и первые импульсы смежных ошибок, задержанные на одип тактовый интервал в линии задержки 19 (фиг. 2, д). Поэтому на вход счетчика второго

437236

разр да 26 пропускаютс только вторичные импульсы смежных ошибок, в тех случа х, когда они существуют (фиг. 2, е). В остальных разр дах процессы аналогичны процессам: во втором разр де. Счетчик третьего разр да 27 служит дл регистрации третьих импульсов смежных ошибок и так далее.

Таким образом, в предлагаемом устройстве происходит последовательное опробование

К- импульсов смежных ошибок (К-1)-ми импульсами, задержанными «а один тактовый интервал. В счетчике /С-го разр да регистрируютс смежные ошибки длиной . Результаты , зафиксированные в счетчиках разр дов , представл ют собой статистический р д накопленных частот распределени длины смежных ошибок.

Предмет изобретени

Устройство дл регистрации ошибок при приеме дискретных сигналов по высокоскоростным каналам св зи, содержащее блок фазировани и выделени ошибок, к выходу которого подключен распределитель, соединенный с разр дами анализатора, и счетчики, подключенные к выходам этих разр дов, отличающеес тем, что, с целью повышени быстродействи , распределитель содержит последовательно включенную цепочку каскадов запрета, подключенную к выходу каскада «ИЛИ блока фазировани и выделени ошибок и к входу первого разр да анализатора, а выходы каскадов запрета поочередно соединены с входами остальных разр дов анализатора, причем первый разр д состоит из линии задержки на один тактовый интервал и каскада запрета , запрещающий вход которого подключен к выходу каскада «ИЛИ через линию задержки , второй непосредственно подключен к выходу каскада «ИЛИ, выход каскада запрета соединен с запрещающим входом каскада запрета распределител , с входом линии задержки второго разр да анализатора и с входом счетчика, а каждый из остальных разр дов анализатора состоит из линии задержки на один тактовый интервал и каскада совпадени , один вход которого подключен через линию задержки к выходу предыдущего разр да , а другой соединен с выходом каскада запрета распределител , причем выход каскада совпадени подключен также к запрещающему входу следующего каскада запрета и к входу счетчика.

, п -разр д

9иг.1