SU416868A1 - - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  распределени  сигналов тактовой Частоты последовательно по выходным шинам, а также дл  устройств управлени  ЦВМ, построенных на принципе распределени  сигналов.

Известен распределитель импульсов, каждый разр д которого выполнен на четырех потенциальных логических элементах И - НЕ/ИЛИ - НЕ, содержащий триггеры с раздельными входами и схему управлени , осуществл ющую последовательную перепись единицы из одного триггера в другой под действием входного сигнала, а также распределение сигналов тактовой частоты последовательно по т выходным шинам.

Однако известный распределитель имеет много схем И - НЕ/ИЛИ - НЕ.

Целью изобретени   вл етс  упрощение распределител .

Дл  этого выход схемы И - НЕ/ИЛИ - НЕ  чейки каждого разр да соединен с единичным входом триггера того же разр да, с единичным Входом триггера и первым входом схемы И - НЕ/ИЛИ - НЕ последующего разр да, причем нулевой выход триггера  чейки каждого разр да соединен с нулевым входом триггера предыдущего разр да, а единичный - со вторым входом схемы И -

НЕ/ИЛИ - НЕ того же разр да, третий вход

которой соединен с шиной тактовой частоты.

На чертеже приведена примерна  схема

распределител  импульсов с числом разр дов,

равным четырем.

Число разр дов может быть не ограничено (равно ш).

Распределитель импульсов содержит схемы 1 - 8 И - НЕ, образующие элементы пам ти (триггеры) первого, второго, третьего и четвертого разр дов. В начальный момент времени триггер первого разр да устанавливаетс  в положение «единица. Остальные триггеры наход тс  в состо нии «нуль.

В этом случае на выходе схем 1, 3, 5, 8 И - НЕ - логическа  единица, на выходе схемы И - НЕ 2, 4, 6, 7 - логический нуль.

Поскольку в начальный момент времени входной сигнал, подаваемый на клемму 9, отсутствует , т. е. равен нулю, на выходе схем И - НЕ 10-13 - логическа  единица.

Распределитель работает следующим образом .

С приходом входного сигнала на выходе

схемы И - НЕ 13 по вл етс  сигнал, соответствующий логическому нулю, который устанавливает триггер второго разр да в состо ние «единица, т. е. на нулевом выходе триггера второго разр да (схема И - НЕ) по вл етс  логический нуль, который устанавли

вает триггер первого разр да в состо ние «нуль.

Поскольку выход схемы И - НЕ 13, кроме того, заведен на схемы И - НЕ 12 и 8, то на выходах схем И - НЕ 12, 8 логический нуль не по витс , хот  триггер второго разр да измепил свое состо ние и на нулевом выходе триггера первого разр да (схема Н - НЕ 7) по вл етс  логическа  единица. Действительно , сигнал со схемы И - НЕ 13 поступает на схемы И - НЕ 12 и 8 раньше, чем изменение значени  сигналов с нулевых выходов триггеров первого и второго разр дов.

Таким образом, на выходе схемы И - НЕ 13 будет сипгал, который может быть направлен по одной из т выходных шкн, а «единица из триггера первого разр да перепишетс  в триггер второго разр да.

После окончани  действи  входного сигнала на выходах схем И--НЕ 10-13 снова будет логическа  единица, на выходах cxei И - НЕ 2, 4, 5, 8 будет логический нлль, а на выходах схе.м И - НЕ 1, 3, 6, 7 будет логическа  единица.

С приходом следующего входного сигнала логический нуль по вл етс  на выходе схет.Еы И - НЕ 12, который устанавливает триггер третьего разр да в положение «единица и который может быть направлен по следующей из т выходных шин.

Св зи с выхода схемы И - НЕ 12 на входы схем Н - НЕ 6 и 11 преп тствуют по влению на выходах этих схем логического нул .

Аналогичным образом входной сигнал будет распределен по остальным выходным щинам , а единица будет переписыватьс  из одного триггера в другой. Дл  образовани  замкнутого кольца контакт 14 соедин етс  с контактом 15, а контакт 16 соедин етс  с контактом 17.

Предмет изоб1ретени 

Распределитель импульсов, кажда   чейка разр да которого содержит триггер с раздельными входами и трехвходовую схему И - НЕ/ИЛИ - НЕ, отличающийс  тем, что, с целью упрощени , выход схемы И -

НЕ/ИЛИ - НЕ  чейки каждого разр да соедршен с единичным входом триггера того же разр да и с единичным входом триггера и первым входом схемы И - НЕ/ИЛИ - НЕ последующего разр да, причем нулевой выход триггера  чейки каждого разр да соединен с нулевым входом триггера предыдущего разр да, а единичный - со вторым входом схемы И - НЕ/ИЛИ - НЕ того же разр да, третий вход которой соединен с шиной тактовой частоты.

Третьи

ЧетВвртый разр д разр д

Второй

fJepSbiu разр д pospsa

X

13

/Ci

щ