SU1762416A1

SU1762416A1 - Устройство исправлени ошибок дл синхронной адресной системы св зи

Info

Publication number: SU1762416A1
Application number: SU904833436A
Authority: SU
Inventors: Александр Николаевич Казаков; Виталий Тимофеевич Деревицкий; Михаил Петрович Лысенко; Александр Иванович Морозов
Original assignee: Краснодарское высшее военное командно-инженерное училище ракетных войск
Priority date: 1990-05-30
Filing date: 1990-05-30
Publication date: 1992-09-15

Abstract

Изобретение относитс к технике многоканальной св зи. Цель - повышение помехоустойчивости от взаимных помех между каналами передачи информации. Устройство содержит приемник 1, синхроблок 2, первый и второй селектор каналов 3 и 4, блок 5 задержки, N ключей 6. блок 7 компенсации , N декодеров 8. Цель достигаетс тем, что результат корреп ционной обработки сигналов в блоке 3 подвергаетс в блоке 7 такой же обработке, какой сигналы подвергались на передаче, после чего полученный групповой сигнал вычитаетс из задержанного в блоке 5 исходного прин того сигнала. В результате этого, если предположить, что дл большинства каналов коррел ционный прием был осуществлен без ошибки, мощность взаимных помех существенно падает. На выходе блока 7 сигнал представл ет собой сумму сигнала, полученного в блоке 3 дл данного канала и результат разности двух групповых сигналов - исходного и восстановленного . В блоке 4 производитс по- вторна коррел ционна обработка сигналов с уменьшенной мощностью взаимных помех. 1 ил. Ё

Description

Устройство относитс к электросв зи и может использоватьс в системах св зи с параллельной передачей информации, а также дл уплотнени проводных, радиорелейных и космических линий св зи.

Известны приемные устройства многоканальных систем св зи с кодовым линейным уплотнением и разделением каналов, состо щие из приемника, синхроб- лока, канальных демодул торов (по числу каналов) и получателей сообщений.

Наиболее близким техническим решением к изобретению вл етс приемное устройство синхронной адресной системы св зи, содержащее приемник, вход которого соединен с выходом линии св зи, а выход - с первым входом синхроблока, первый выход которого подключен ко второму входу селектора каналов, а второй выход - ко

второму входу каждого из N декодеров, выход каждого из которых соединен с соответствующим получателем информации, а первый вход - с соответствующим из N выходов селектора каналов.

Однако при использовании в рассматриваемой системе св зи квазиортогональных канальных сигналов, что может быть, например, при общем числе абонентов системы , много большем их среднего числа, либо при передаче сигналов со сменой формы , между каналами возникают взаимные помехи, существенно увеличивающие число ошибок при передаче дискретных сообщений .

Цель изобретени - повышение помехоустойчивости от взаимных помех между каналами передачи информации за счет исправлени -ошибок, вызванных действием

4

О

ю

4

взаимных помех. При этом веро тность ошибки приема дискретного символа в каждом канале приема уменьшаетс более чем на пор док.

Дл достижени поставленной цели в известное устройство, содержащее приемник , выход которого соединен с первым входом первого селектора каналов и со входом синхроблока, первый выход которого соединен со вторым входом селектора каналов, и со входом синхроблока, первый выход которого соединен со вторым выходом селектора каналов, а второй выход синхроблока соединен с первым входом каждого из декодеров , где N - число каналов передачи информации , введены N электронных ключей, элемент задержки, блок компенсации и дополнительный селектор каналов.

На чертеже изображено предлагаемое устройство.

Устройство исправлени ошибок дл синхронной адресной системы св зи состоит из приемника 1, выход которого через синхроблок 2 подключен к объединенным управл ющим входам первого селектора каналов 3, блока компенсации 4 и второго селектора каналов 3, через блок задержки 5 подключен ко второму информационному входу блока компенсации 4 и напр мую подключен ко входу первого селектора каналов 3, N выходов которого через соответствующие электронные ключи 6 подключены к первым информационным входам блока компенсации 4, N выходов которого соединены с соответствующими N входами второго селектора каналов 3, N выходов которого соединены с информационными входами

соответствующих декодеров 7, первые выходы которых вл ютс выходами устройства , вторые выходы соединены с управл ющими входами соответствующих

ключей 6, а управл ющие входы объединены и подключены ко второму выходу синхроблока 2,

Claims

Формула изобретени Устройство исправлени ошибок дл

0 синхронной адресной системы св зи, содержащее приемник,выход которого соединен с первым входом первого селектора каналов и с входом синхроблока, первый выход которого соединен с вторым входом

5 селектора каналов, а второй выход синхроблока соединен с первым входом каждого из N декодеров, где N - число каналов передачи информации, отличающеес тем, что, с целью повышени помехоустойчиво0 сти от взаимных помех между каналами передачи информации, введены N ключей, блок задержки и последовательно соединенные блок компенсации и второй селектор каналов, выходы которого соединены с

5 вторым входом соответствующего декодера , выход каждого из которых соединен с управл ющим входом соответствующего ключа, информационный вход которого соединен соответствующим выходом первого

0 селектора каналов, а информационный выход каждого электронного ключа соединен с соответствующим первым входом блока компенсации, второй вход которого соединен с вторыми входами первого и второго 5 селекторов каналов, а третий вход блока компенсации через блок задержки соединен с выходом приемника.