SU1757117A1 - Device for binary information transfer - Google Patents
Device for binary information transfer Download PDFInfo
- Publication number
- SU1757117A1 SU1757117A1 SU884369028A SU4369028A SU1757117A1 SU 1757117 A1 SU1757117 A1 SU 1757117A1 SU 884369028 A SU884369028 A SU 884369028A SU 4369028 A SU4369028 A SU 4369028A SU 1757117 A1 SU1757117 A1 SU 1757117A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- flip
- modulo
- flop
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к технике св зи Цель изобретени - повышение помехоустойчивости устр-ва. Устр-во дл передачи бинарной информации содержит г-р 1, эл т И 2, Т-триггер 3, регистр 4 сдвига, ЦАП 5, сумматоры 6 и 14 по модулю два, компараторы 7 и 11, интегратор 8, D-триггеры 9 и 15, двухполупериодный выпр митель 10 пинию задержки 12 и сумматор 13. Цель достигаетс путем подавлени низкочастотных составл ющих в спектре линейного передаваемого сигнала. 2 ил.FIELD OF THE INVENTION The invention relates to improving the noise immunity of a device. The device for transmitting binary information contains Mr. 1, El I 2, T-flip-flop 3, register 4 shift, DAC 5, adders 6 and 14 modulo two, comparators 7 and 11, integrator 8, D-triggers 9 and 15, a full-wave rectifier 10 pin delay 12 and an adder 13. The goal is achieved by suppressing the low-frequency components in the spectrum of a linear transmitted signal. 2 Il.
Description
шsh
ii
Вмд1Vmd1
слcl
Bxod 7Bxod 7
22
Изобретение относитс к технике св зи и может использоватьс дл передачи цифровых сигналов в системах с импульсно-ко- довой модул цией.The invention relates to communication technology and can be used for transmitting digital signals in systems with pulse code modulation.
Цепь изобретени - повышение поме- хоустойчивости устройства путем подавлени низкочастотных составл ющих в спектре линейного передаваемого сигнала.The circuit of the invention is to increase the noise immunity of the device by suppressing the low-frequency components in the spectrum of the linear transmitted signal.
На фиг. 1 представлена структурна электрическа схема предложенного уст- ройства; на фиг, 2 - эпюры напр жени , по сн ющие его работу.FIG. Figure 1 shows the structural electrical circuit of the proposed device; Fig. 2 shows stress plots showing his work.
Устройство дл передачи бинарной информации содержит генератор 1, элемент И 2. Т-триггер 3, регистр 4 сдвига, цифроана- лотовый преобразователь 5, первый сумматор б по модулю два, первый компаратор, интегрэторВ, первый D-триггер 9, двухполу- периодный выпр митель 10, второй компаратор 11, линию 12 задержки, сумматор 13, второй сумматор 14 по модулю два и второй D-триггер 15.The device for transmitting binary information contains a generator 1, an element of AND 2. A T-flip-flop 3, a 4-shift register, a D / A converter 5, a first modulo two b, a first comparator, integrator V, a D-flip-flop 9, a two-half-period rectifier the driver 10, the second comparator 11, the delay line 12, the adder 13, the second adder 14 modulo two and the second D-flip-flop 15.
Устройство работает следующим образом .The device works as follows.
На первый вход устройства поступает информационный сигнал в формате NRZ вида m BIPIC, полученным путем добавлени к каждым m информационным битам двух дополнительных битов - бита Р и бита С (фиг 2а), На место бита Р записан уровень логического нул , на место бита С записана информаци о телеконтроле, служебной св зи, синхрогруппе. При этом два дополнительных бита добавл ютс на каждые дес ть информационных бит (фиг. 2а). Далее цифровой сигнал поступает на второй вход элемента 1/1 2, на первый вход которого поступает хронирующа тактова частота (фиг. 2Ь), в результате чего на выходе элемента И 2 образуетс поток импульсов (фиг, 2d), со- ответствующий логическим единицам поступающего на первый вход устройства цифрового сигнала. Импульсы поступают на вход Т-триггера 3, на выходе которого получаетс сигнал (фиг. 2е), который поступает на D-вход регистра 4 сдвига, на С-вход которого подаетс хронирующа тактова частота с выхода генератора 1. Регистр 4 сдвига предназначен дл преобразовани цифрового сигнала, поступающего на его D-вход, из последовательного кода в параллельный , С первого, второго(m+2)-ro выходов регистра 4 сдвига цифровые сигналыAt the first input of the device, an information signal is received in the NRZ format of the m BIPIC type obtained by adding two additional bits to each m information bits - the P bit and C bit (FIG. 2a). Logical zero level is recorded at the P bit position. information about telecontrol, office communication, sync group. In this case, two additional bits are added for every ten information bits (Fig. 2a). Next, the digital signal is fed to the second input of the element 1/1 2, the first input of which receives the clock frequency (Fig. 2b), as a result of which the output of the And 2 element produces a stream of pulses (Fig. 2d) corresponding to the logical units of the incoming to the first input of a digital signal device. The pulses are fed to the input of the T-flip-flop 3, the output of which receives a signal (Fig. 2e), which is fed to the D-input of the shift register 4, to the C-input of which the clock frequency is supplied from the output of the generator 1. The shift register 4 is designed to convert digital signal, arriving at its D-input, from a serial code to a parallel one; From the first, second (m + 2) -ro outputs of the register 4 shift digital signals
поступают на первый, второй (т+2)-йarrive at first, second (t + 2) th
входы цифрозналогового преобразовател 5, который предназначен дл преобразовани цифрового сигнала в аналоговый и с выхода которого сигнал в аналоговой форме поступает на второй вход первого компаратора 7.the inputs of the digital-to-analog converter 5, which is designed to convert a digital signal to an analog one and from whose output the signal in analog form is fed to the second input of the first comparator 7.
На выходе первого коммутатора 7 получаетс сигнал (фиг. 2д) - код цифровой суммы группы, показывающий, сколько единиц находитс в группе импульсов на (т+2) бит - больше половины либо меньше или равно половине импульсов из (т+2) бит. На первый вход первого компаратора 7 подано по второму входу устройства посто нное напр жение , соответствующее случаю, когда в пачке из (т+2) бит количество логических единиц равно 1/2(т+2).At the output of the first switch 7, a signal is received (Fig. 2e) —a digital group sum code indicating how many units are in a group of pulses per (t + 2) bit — more than half or less than or equal to half of the pulses from (t + 2) bits. At the first input of the first comparator 7, a constant voltage is applied to the second input of the device, corresponding to the case when the number of logical units in a pack of (t + 2) bits is 1/2 (t + 2).
Далее сигнал (фиг, 2д) - код цифровой суммы группы поступает на D-вход первого D-триггера 9, на С-вход которого подана частота (фиг. 2Ь), равна fT/(m+2). Первый D- триггер 9 предназначен дл хранени поступающего на его D-вход кода цифровой суммы группы в течение (гп+ 2) тактов и фор - мирует на своем выходе сигнал (фиг. 2ri) - код цифровой суммы группы, показывающий количество информационных логических единиц в группе из (т+2) бит. Далее код цифровой группы суммы (фиг. 2h) поступает на первый вход второго сумматора 14 по модулю два. на второй вход которого поступает код текущей цифровой суммы, сформированный вторым компаратором 11. Сложив по модулю два сигналы, проход щие на вход, второй сумматор 14 по модулю два формирует сигнал (фиг. 21} инверсии либо отсутстви инверсии сигнала (фиг. 2f), поступающего на первый вход первого сумматора б по модулю два, в зависимости от соотношени кода цифровой суммы группы и кода текущей цифровой суммы. Далее сигнал инверсии поступает на D-вход второго D-триггера 15, на С-вход которого поступает частота В, равна fT/(m+2).Next, the signal (Fig 2d) - the code of the digital sum of the group arrives at the D input of the first D flip-flop 9, to the C input of which the frequency is fed (Fig. 2b) is equal to fT / (m + 2). The first D-flip-flop 9 is designed to store the group's digital sum code entering its D-input for (rp + 2) cycles and forms a signal at its output (Fig. 2ri) - a group's digital sum code indicating the number of information logical units. in a group of (t + 2) bits. Next, the code of the digital group of the sum (Fig. 2h) is fed to the first input of the second adder 14 modulo two. the second input of which receives the code of the current digital sum, formed by the second comparator 11. Adding modulo two signals passing to the input, the second modulator 14 modulo two generates a signal (Fig. 21} inversion or no signal inversion (Fig. 2f), arriving at the first input of the first adder b modulo two, depending on the ratio of the digital sum code of the group and the code of the current digital sum.The inversion signal is then fed to the D input of the second D flip-flop 15, the C input of which receives frequency B is equal to fT / (m + 2).
Второй D-триггер 15 предназначен дл хранени поступающего на его D-вход сигнала инверсии либо отсутстви такового в течение (т+2) тактов. Затем сигнал инверсий (фиг. 2k) поступает на второй вход первого сумматора 6 по модулю два, на первый вход которого поступает сигнал (фиг. 2f). На выходе первого сумматора 6 по модулю два образуетс сигнал (фиг. 2q), представл ющий собой инверсный (или пр мой) сигнал (фиг. 21) и поступающий на вход интегратора 8, который предназначен дл хранени информации о текущей цифровой сумме цифрового сигнала, поступающего на его вход. С выхода интегратора 8 информаци о текущей цифровой сумме поступает на первый вход второго компаратора 11, на выходе которого формируетс код текущей цифровой суммы (фиг. 2п), показывающий соотношение логических единиц и нулей информационного сигнала. На второй вход второго jtOMnapaTopa 11 с третьего входа устройстваThe second D-flip-flop 15 is designed to store the inversion signal arriving at its D-input, or the lack of it for (t + 2) cycles. Then the inversion signal (Fig. 2k) is fed to the second input of the first adder 6 modulo two, the first input of which receives a signal (Fig. 2f). At the output of the first adder 6 modulo two, a signal is formed (Fig. 2q), which is an inverse (or direct) signal (Fig. 21) and fed to the input of the integrator 8, which is intended to store information about the current digital sum of the digital signal, incoming at his entrance. From the output of the integrator 8, information about the current digital sum arrives at the first input of the second comparator 11, the output of which forms the code of the current digital sum (Fig. 2n), showing the ratio of logical units and zeros of the information signal. To the second input of the second jtOMnapaTopa 11 from the third input of the device
подано посто нное напр жение, соответствующее случаю, когда количество логических единиц и нулей в сигнале, поступающем на вход интегратора 8, равно. С выхода второго компаратора 11 код теку- щей цифровой суммы (фиг. 2п) поступает на второй вход второго сумматора 14 по модулю два.a constant voltage is applied corresponding to the case when the number of logical ones and zeros in the signal supplied to the input of the integrator 8 is equal to. From the output of the second comparator 11, the code of the current digital sum (Fig. 2n) is fed to the second input of the second adder 14 modulo two.
С выхода первого сумматора 6 по модулю два цифровой сигнал (фиг. 2q) поступает на вход сумматора 13 и на вход линии 12 задержки, на выходе которой образуетс сигнал (фиг. 2г), поступающий на первый вход сумматора 13, на выходе которого образуетс двухуровневый сигнал (фиг. 2s), об- падающий в два раза меньшей полосой, Двухуровневый сигнал (фиг 2s), проход через двухполупериодный выпр митель 10, преобразуетс в исходный цифровой сигнал (фиг. 2t), причем информаци о телеконтро- ле, служебной св зи, синхрогруппе (биты С) остаетс в таком виде, в каком она была на передающей стороне, а биты Р претерпевают изменени при обработке сигнала. Но это не вли ет на передачу основных информа- ционных символов.From the output of the first adder 6, the modulo two digital signal (Fig. 2q) is fed to the input of the adder 13 and to the input of the delay line 12, the output of which produces a signal (Fig. 2d), fed to the first input of the adder 13, the output of which forms a two-level the signal (Fig. 2s), incidentally in two times smaller band, the Two-level signal (Fig. 2s), the passage through the full-wave rectifier 10, is converted into the original digital signal (Fig. 2t), and the telecontrol information zi, the sync group (bits C) remains as it was at the transmitting side, and bits P undergoes changes in signal processing. But this does not affect the transmission of basic information symbols.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884369028A SU1757117A1 (en) | 1988-01-21 | 1988-01-21 | Device for binary information transfer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884369028A SU1757117A1 (en) | 1988-01-21 | 1988-01-21 | Device for binary information transfer |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1757117A1 true SU1757117A1 (en) | 1992-08-23 |
Family
ID=21351859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884369028A SU1757117A1 (en) | 1988-01-21 | 1988-01-21 | Device for binary information transfer |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1757117A1 (en) |
-
1988
- 1988-01-21 SU SU884369028A patent/SU1757117A1/en active
Non-Patent Citations (1)
Title |
---|
Патент US № 3162724 1961 №31 ВДЛиференко, И.А.ЛуВ В Молькии и И Д.Толкл 178-68. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3406440B2 (en) | Pulse modulation method, pulse modulation device, and pulse demodulation device | |
US3784743A (en) | Parallel data scrambler | |
US3337863A (en) | Polybinary techniques | |
CA2019821C (en) | Signal conversion circuit | |
JPS62269443A (en) | Parallel transmission system | |
Croisier | Introduction to pseudoternary transmission codes | |
GB2098432A (en) | Consecutive identical digit suppression system | |
KR100605827B1 (en) | Encoder and decoder | |
US3162724A (en) | System for transmission of binary information at twice the normal rate | |
US3825831A (en) | Differential pulse code modulation apparatus | |
US4086587A (en) | Apparatus and method for generating a high-accuracy 7-level correlative signal | |
CA1231397A (en) | Waveform shaping apparatus | |
US3419804A (en) | Data transmission apparatus for generating a redundant information signal consisting of successive pulses followed by successive inverse pulses | |
US4283786A (en) | Digital transmission system | |
SU1757117A1 (en) | Device for binary information transfer | |
JPH0824311B2 (en) | INFORMATION TRANSMISSION METHOD AND ENCODING AND DECODING DEVICE USED IN THE METHOD | |
US4406009A (en) | Method and apparatus for converting binary information into a single-sideband 3-level correlative signal | |
US20060139189A1 (en) | Gray code conversion method and apparatus embodying the same | |
CA1134046A (en) | Circuit for converting binary digital signals into pseudoternary a.c. pulses | |
JPH02112321A (en) | Code converting system | |
RU2214044C1 (en) | Data coding/decoding device | |
SU1399752A1 (en) | Communication device of computer | |
SU1200427A1 (en) | Device for digital decoding of information | |
JP2751632B2 (en) | Multi-level modulation / demodulation communication system and method | |
KR950007978B1 (en) | Duo binary conversion circuit |