SU1646066A1 - Устройство передачи и приема дискретной информации - Google Patents

Abstract

Изобретение относитс  к технике электросв зи . Цель изобретени  - сокращение времени передачи и приема. На передающей стороне дополнительно введены формирователь 8 сигнала, анализатор 10 информации, блок 11 пам ти пакета квитанций , регистр 13 и генератор 14 последовательности двоичных сигналов, а на приемной стороне - дешифратор 22, регистр 23, анализатор 24 сигналов и таймер 25. На передающей стороне информаци  от источника 1 записываетс  во входной накопитель 2. Если информаци  есть, то анализатор 10 управл ет через коммутатор 3 передачей этой информации в канал через выходной согласующий блок 5. При этом блок 9 формирует разр ды, относ щиес  к служебной информации, котора  информирует потребител  о запросе информации на приемной стороне. Если информаци  прекращаетс , то анализатор 10 управл ет включением режима повтора. На приемной стороне информаци  поступает на вход декодирующего блока 16. После обработки информаци  передаетс  потребителю 21 информации. 1 ил. ё

Description

Изобретение относитс  к технике электросв зи и может использоватьс  в системах передачи данных, работающих в реальном масштабе времени.

Цель изобретени  - сокращение времени передачи и приема.

На чертеже представлена структурна  схема предложенного устройства.

Устройство передачи и приема дискретной информации содержит на передающей стороне источник 1 информации, входной накопитель 2, коммутатор 3, кодирующий блок 4, выходной согласующий блок 5, блок 6 пам ти, блок 7 управлени , формирователь 8 сигнала, блок 9 служебной информации , анализатор 10 информации, блок 11 пам ти пакета квитанций, анализатор 12 повторов , регистр 13, генератор 14 последовательности двоичных сигналов, а на приемной стороне входной накопитель 15, декодирующий блох 16, сумматор 17. блок 18 приема служебной информации, блок 19 управлени  записью, буферный накопитель 20, потребитель 21 информации, дешифратор 22, регистр 23, анализатор 24 сигналов, таймер 25.

Устройство работает следующим образом .

На передающей стороне информаци  от источника 1 информации записываетс  во входной накопитель 2. Анализатор 10 информации определ ет наличие информации во входном накопителе 2.

Если информаци  от источника 1 получена , то анализатор 10 информации управл ет через коммутатор 3 передачей этой

С

Јь

S

О

о

информации в канал через выходной согласующий блок 5. При этом блок 9 служебной информации формирует разр ды, относ щиес  к служебной информации, включающей циклические номера предлагаемого блока и квитанций о получении (подтверждении ) либо о запросе (неподтверждении) информации на приемной стороне. Квитанци  формируетс  в зависимости от ошибок, которые поступают через формирователь 8 сигнала. Одновременно с передачей в канал информаци  источника 1 и циклический номер блока при воздействии блока 7 управлени  записываютс  в блок 6 пам ти. Вс  информационна  последовательность кодируетс  кодирующим блоком 4, и проверочные разр ды через выходной согласующий блок 9 выдаютс  в канал св зи .

При передаче каждого нового блока в блок 11 записываетс  сигнал неподтверждени  по текущему циклическому номеру.

При этом текущий циклический номер поступает из анализатора 12 повторов через формирователь 8. Каждый сигнал подтверждени , выдаваемый приемником, через формирователь 8 стирает ранее записанный сигнал неподтверждени . Таким образом , в блоке 11 хранитс  информаци  о прин тых противоположной станцией информационных блоках.

Если поступление информации от источника 1 прекращаетс , то анализатор 10 информации управл ет включением режима повтора информационных блоков из блока 6 пам ти через коммутатор 3 в канал св зи. Режим повтора осуществл етс  анализатором 12 повторов с учетом информации , хран щейс  в блоке 11, циклического номера, поступающего из блока 9 служебной информации на последний переданный в канал блок информации, и числа блоков, задаваемого регистром 13. Критерий задержки передатчика выбираетс  из услови  старени  информации источника 1 и дл  каждой конкретной системы передачи задаетс  целым числом блоков. По сигналу начала повтора анализатор 12 повторов провер ет в блоке 11 наличие подтверждени  на блок с номером к-1, где к - циклический номер последнего переданного блока. Если подтверждение на блок k-n имеетс , то провер етс  блок с номером k-n-1, затем k-n-2 и т. д., т. е. осуществл етс  процедура опроса подтверждений п блоков. Если в процессе опроса обнаруживаетс , что какой-либо блок информации не подтвержден , то анализатор 12 повторов управл ет через блок 7 управлени  передачей (самого старого из неподтвержденных) этого блока

из блока 6 пам ти в канал св зи. Затем провер етс  следующий меньший по циклическому номеру блок информации и осуществл етс  повтор, если он не подтвержден.

Процедура повтора осуществл етс  до передачи блока с номером k, а затем циклически снова повтор етс . Таким образом, формируетс  пакетный повтор неподтвержденных блоков, причем каждый из неподт0 вержденных блоков повтор етс  одинаковое, максимально возможное, число раз. В процессе повтора с приемной стороны продолжают поступать сигналы подтверждени , которые исключают под5 твержденные блоки из пакета повтор емых блоков, сужа  таким образом пакет повтор емых блоков до передачи одного, последнего неподтвержденного, блока.

Когда все переданные в зоне опроса п

0 информационные блоки подтверждены, процесс повтора прекращаетс  и по сигналу анализатора 10 коммутатор 3 передает комбинацию поко , сформированную генератором 14.

5Если в процессе режима повтора от источника 1 информации поступает новый блок, то повтор прекращаетс , передаетс  нова  информаци  источника, а затем повтор продолжаетс , но при этом на единицу

0 сдвигаетс  зона повтора, так как новый блок увеличивает на единицу циклический номер последнего переданного блока. Таким образом , процесс повтора адаптируетс  к двум факторам: с одной стороны, зто поток ин5 формации от источника 1 (темп передачи), с другой стороны, это поток подтверждений, определ емый качеством канала св зи. В этих услови х реализуетс  оптимальный с точки зрени  времени доставки режим пе0 редачи быстростареющей информации с задержкой , обусловленной заданным критерием в m блоков.

На приемной стороне информаци  из канала св зи поступает на вход декодирую5 щего блока 16 и одновременно записываетс  во входной накопитель 15. С выхода входного накопител  15 информаци  поступает на вход сумматора 17, на второй вход которого поступает сигнал от декодирующе0 го блока 16 о верном приеме блока информации или необходимости его коррекции. С выхода сумматора 17 верные блоки информации поступают на блок 18 приема служебной информации, дешифратор 22 и

5 информационный вход буферного накопител  20. Блок 18 приема служебной информации выдел ет из служебной области циклический номер блока, управл ющий за- . лисью информации в буферный накопитель 20, а также квитанцию о подтверждении

(или запросе) информационного блока, прин того противоположной станцией. Эта квитанци  вместо с сигналами ошибок декодирующего блока 16 выдаютс  в формирователь 8.

Процедуру записи информации в буферный накопитель 20 и вывод информации потребителю осуществл ет анализатор 24 с учетом прин того блоком 18 приема служебной информации текущего циклического номера, числа блоков заданного регистра 23 критери  задержки приемника, результатов работы таймера 25, приема комбинации поко  дешифратором 22,

Анализатор 10 оценивает циклический номер тек/щего принимаемого блока с учетом допустимой зоны принимаемых номеров , определ емой алгоритмом передатчика, и разрешает запись блока, если текущий номер принимаемого блока k больше или равен ожидаемому номеру блока (k L), а разность между числами не превышает величины критери  задержки приемника в m блоков (k - L m). Критерий задержки приемника m выбираетс  равным или меньшим критери  задержки передатчика п. Это объ сн етс  тем, что величина задержки на приеме (обусловленна  рабочей емкостью буферного накопител  20) дл  обеспечени  заданного темпа передачи не может превышать времени старени  информации на передаче. Если разность номеров принимаемого и ожидаемого блоков по абсолютной величине больше критери  Ik - LI m из-за искажени  номера в случае , если ошибки в канале не обнаружены декодирующим блоком 16, то анализатор 10 предварительно запоминает этот номер и сравнивает с циклическим номером последующего прин того блока. Если оп ть последующий блок не удовлетвор ет требованию k - L т, его номер вновь предварительно запоминаетс  и сравниваетс  с номером следующего принимаемого блока и так до тех пор, пока следующий из прин тых блоков по отношению к предыдущему блоку не будет удовлетвор ть требованию k - L m. Таким образом, блоки, в которых искажен циклический номер, не записываютс  в буферный накопитель 7.0 и, следовательно, не выдаютс  источнику 1 информации , что равносильно косвенному повышению верности передаваемой информации.

Информаци  из канала св зи вследствие повторов, а также в случае многоканэль- ной передачи может поступать с нарушением пор дка следовани  циклических номеров, поэтому основна  задача

анализатора 24 по выводу информации со- стоит в упор дочении циклической нумерации , т. е. восстановлении очереди номеров блоков,

Если ошибки в канале отсутствуют и номера блоков из канала идут по пор дку, то каждый блок под воздействием анализатора 24 записываетс  с помощью блока 19 управлени  записью в буферный накопитель 20, после чего эти блоки считываютс  в пор дке получени  в сторону получател  21 информации.

Считыванием информации из буферного накопител  20 управл ет анализатор 24,

при этом после чтени  блока номер ожидаемого блока L становитс  на единицу больше номера выведенного блока. В этом случае k« L. В случае ошибок, обнаруженных декодирующим блоком 16, в циклических номерах принимаемых блоков образуютс  пропуски. В этом случае k L. При обнаружении пропуска в последовательности циклических номеров вывод информации в сторону приемника

прекращаетс  и включаетс  таймер 25, который считает врем  задержки вывода в соответствии с числом, заданным регистром 23. При поступлении блока с пропущенным номером вследствие повтора вывод информации восстанавливаетс , а таймер 25 сбра- сываетс . Если ожидаемый блок не поступит из канала в зачетный интервал времени, определ емый критерием m блоков , то срабатывает таймер 25. который,

воздейству  на анализатор 24 приема, увеличиваетс  на единицу номер ожидаемого бпока, а в сторону получател  21 информации выдаетс  сигнал Стирание, сигнализирующий о потере одного блока без

нарушени  темпа выдачи остальных блоков. В случае, когда в буферном накопителе 20 наход тс  несколько невыведенных блоков , а поступление информации из канала прекращаетс , например, из-за плохого качества канала, аварии и т. п., то с помощью таймера 25 осуществл етс  вывод информации по критерию задержки приемника. Если дешифратор 22 принимает комбинацию поко , то вывод информации осуществл етс 

независимо от таймера 25, так как прием поко  означает, что информаци  от источника 1 не поступает.

формула изобретени  Устройство передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные источник информации, входной накопитель, коммутатор, к второму входу которого подключен первый выход блока служебной информации , кодирующий блок и выходной согласующий блок, к второму входу которого подключен второй выход коммутатора, третий выход которого соединен с первым информационным входом блока пам ти, управл ющий вход и выход которого соединены соответственно с выходом блока управлени , к первому входу которого подключен второй выход блока служебной информации, и с третьим входом коммута- тора, при этом к первому сигнальному входу блока служебной информации подключен первый выход формировател  сигнала, а на приемной стороне - последовательно соединенные входной накопитель, сумматор, к второму входу которого подключен первый выход декодирующего блока, и блок приема служебной информации, первый выход которого подключен к первому входу формировател  сигнала на передающей стороне, второй вход которого соединен с вторым выходом декодирующего блока на приемной стороне, вход которого соединен с сигнальным входом входного накопител , и последовательно соединенные блок управ- лени  записью, буферный накопитель и потребитель информации, отличающее- с   тем, что, с целью сокращени  времени передачи и приема, в него введены на передающей стороне генератор последователь- ности двоичных символов, выход которого подключен к четвертому входу коммутатора, регистр и последовательно соединенные анализатор информации, к входу которого подключен выход входного накопител , блок пам ти пакета квитанций, к управл ющему входу которого подключен второй выход формировател  сигнала, и анализатор

повторов, второй, третий и четвертый входы и первый, второй и третий выходы которого соединены соответственно с выходом регистра, с выходом анализатора информации, который подключен к п тому входу коммутатора, с вторым выходом блока служебной информации, который подключен к шестому входу коммутатора, с седьмым входом коммутатора, с третьим входом формировател  сигнала и с вторым входом блока управлени , третий вход которого соединен с выходом анализатора информации, который подключен к второму входу блока служебной информации, и со вторым информационным входом блока пам ти, а на приемной стороне введены регистр и последовательно соединенные дешифратор, к входу которого подключен выход сумматора, анализатор сигналов, к второму входу которого подключен один выход регистра, и таймер, второй вход и выход которого соединены соответственно с другим выходом регистра и с управл ющим входом потребител  информации, который подключен к третьему входу анализатора сигналов, четвертый вход и второй и третий выходы которого соединены соответственно с вторым выходом блока приема служебной информации, который подключен к первому сигнальному входу буферного накопител , с входом блока управлени  записью и с вторым сигнальным входом буферного накопител , к третьему сигнальному входу которого подключен выход сум- матора, причем управл ющий вход входного накопител  соединен с вторым выходом декодирующего блока.

Claims (1)

1. формула изобретения

   Устройство передачи и приема дискретной информации, содержащее на передающей стороне последовательно соединенные источник информации, входной накопитель, коммутатор, к второму входу которого подключен первый выход блока служебной ин7 формации, кодирующий блок и выходной согласующий блок, к второму входу которого подключен второй выход коммутатора, третий выход которого соединен с первым информационным входом блока памяти, управляющий вход и выход которого соединены соответственно с выходом блока управления, к первому входу которого подключен второй выход блока служебной информации, и с третьим входом коммутатора, при этом к первому сигнальному входу блока служебной информации подключен первый выход формирователя сигнала, а на приемной стороне - последовательно соединенные входной накопитель, сумматор, к второму входу которого подключен первый выход декодирующего блока, и блок приема служебной информации, первый выход которого подключен к первому входу формирователя сигнала на передающей стороне, второй вход которого соединен с вторым выходом декодирующего блока на приемной стороне, вход которого соединен с сигнальным входом входного накопителя, и последовательно соединенные блок управления записью, буферный накопитель и потребитель информации, отличающеес я тем, что, с целью сокращения времени передачи и приема, в него введены на передающей стороне генератор последовательности двоичных символов, выход которого подключен к четвертому входу коммутатора, регистр и последовательно соединенные анализатор информации, к входу которого подключен выход входного накопителя, блок памяти пакета квитанций, к управляющему входу которого подключен второй выход формирователя сигнала, и анализатор повторов, второй.третий и четвертый входы и первый, второй и третий выходы которого соединены соответственно с выходом регистра, с выходом анализатора информации, который подключен к пятому входу коммутатора, с вторым выходом блока служебной информации, который подключен к шестому входу коммутатора, с седьмым входом коммутатора, с третьим входом формирователя сигнала и с вторым входом блока управления, третий вход которого соединен с выходом анализатора информации, который подключен к второму входу блока служебной информации, и со вторым информационным входом блока памяти, а на приемной стороне введены регистр и последовательно соединенные дешифратор, к входу которого подключен выход сумматора, анализатор сигналов, к второму входу которого подключен один выход регистра, и таймер, второй вход и выход которого соединены соответственно с другим выходом регистра и с управляющим входом потребителя информации, который подключен к третьему входу анализатора сигналов, четвертый вход и второй и третий выходы которого соединены соответственно с вторым выходом блока приема служебной информации, который подключен к первому сигнальному входу буферного накопителя, с входом блока управления записью и с вторым сигнальным входом буферного накопителя, к третьему сигнальному входу которого подключен выход сумматора, причем управляющий вход входного накопителя соединен с вторым выходом декодирующего блока.