SU1626186A2

SU1626186A2 - Цифровой фазометр

Info

Publication number: SU1626186A2
Application number: SU884607629A
Authority: SU
Inventors: Эдуард Зиновьевич Гужновский
Original assignee: Предприятие П/Я Р-6045
Priority date: 1988-11-22
Filing date: 1988-11-22
Publication date: 1991-02-07

Abstract

Изобретение позвол ет измерить фазовый сдв1Т между двум периодическими с фиксированной частотой и пиьь-пенными помехами , Указанна цель достигаетс тем, чю в цифровой фазометр дополнительно введена схема слежени та ьелп-j ной максимальной ошибки,что обеспечивает сравнение каждого измерени с первым и сравнение разнины между ними с заданной величш он.Канал , измер ющий разность фаз,одновременно ВОЗМОАНО использовать в качестве обнаружител . 1 ил.

Description

Изобоетение относитс к технике фазовых измерений, мол ет быть использовано дл измерени фаэово-о сдвига между двум периодическими сигналами с фиксированной частотой и вл етс усовершенствованием изобретени по авт.св. № 834592.

Целью изобретени вл етс повышение помехозащищенности фазометра .

На чертеже представлена функциональна схема цифрового фазометра.

Фазометр состоит из датчиков 1 и 2 пр моугольных напр жений, преобра- зочагел 3 фаза - код, блока 4 усреднени , блока 5 вычислени целой части разности фаз, состо щего и параллельного n-ррзр дчого регистра 6 пам ти , параллельного п-разр дного сумматора 7 и одноразр дного сумматора 8. Выходы датчиков 1 и 2 пр моугольных напр жений соединены с входами преобразовател 3 фаза - код,выходы которого с соответствующими п входами блока 5 вычислени

целой части разности фаз и с п вхсда- ми блока 4 усреднени , (п+1)-ч вход которого подключен к выходу блока 5 вычислени целой части разности фаз, причем первый вход одноразр дного сумматора 8 подключен к пр мому выходу n-го разр да регистра 6 пам ти,второй вход - к выходу n-го разр да, а третий вход - к выходу переноса п-разр дного сумматора 7. Первые из п входов n-разр дного сумматора 7 подключены к соответствующим п инверсным выходам регистра 6 пам ти, вторые из п входов сумматора 7 соединены с соответствующими п входами регистра 6 пам ти и вл ютс входами блока 5 вычислени целой части разности фаз, а выход одноразр дного сумматора 8 - его выходом.

Фазометр содержит также два (п+1)- разр дных регистра 9 и 10 пам ти, п входов которых соединены с выходами преобразовател 3 фаза - кед, а (п+1)-й вход соединен с выхолом одноразр дного сумматора 8, а го

ш (Л

тА ф

ю

о

00

0

14)

держит два сумматора 11 и 12 управл емый инвертор 13, элемент 14 сравнени кодов, три инвертора 15-17, элемент И 18, элемент ИЛИ 19, два D-триггера 20 и 21, блок 22 индикации и задатчик 23 кода Е. Пр мые выходы регистра 9 и инверсные выходы регистра 10 соединены-с соответствующими (п+1)-ми входами сумматора 1I, причем выходы сумматора 11 соединены с соответствующими входами управл емого инвертора, а выход переноса сумматора 11 через инвертор 15 соединен с входами управл емого инвертора 13 и входом переноса сумматора 12, (п+1) выходов управл емого инвертора 13 соединены с соответствующими (п+1) входами сумматора 12, (п+1) выходов сумматора 12 соединены с соответствующими (п+1) входами А элемента 14 сравнени , а входы В элемента 14 сравнени соединены с задатчиком 23 кода В (пороговое значение кода). Выход элемента 14 сравнени соединен с входом D-триггера 20, а вход управлени последнего соединен с входом управлени D-триггера 21 и выходом инвертора 16, причем выход D-триггера 20 соединен с входом инвертора 17 и входом элемента ИЛИ 1е1. Выход инвертора 17 соединен с входом установки в 1 (вход S) D-триггера 21. Выход последнего соединен с одним из входов элемента И 18, выход которого соединен с входом управлени регистров 9 и 6. Второй вход элемента И 18 соединен с входом управлени регистра 10, с

10

15

20

25

30

35

рить. С выходов датчиков 1 и 2 пр моугольных напр жений сигналы поступают на входы преобразовател 3 cba- за - код, где разность фаз преобразуетс во временной интервал. Интервал заполн етс импульсами генератора квантующей частоты, а количество импульсов подсчитываетс счетчиком и в виде двоичного параллельного кода имеетс на выходе преобразовател 3 фаза - код. Таким образом измер етс дробна часть разности фаз.

С выхода преобразовател 3 фаза - код коды, соответствующие измеренным разност м фаз, поступают на входы блока 4 усреднени и входы блока 5 вычислени целой части разности фаз. В зависимости от значений кодов,соответствующих первому измерению или каждому последующему, с выхода блока 5 вычислени целой части разности фаз на вход (п+1)-го разр да блока 4 усреднени поступает сигнал либо логического нул , либо единицы.Логическа единица соответствует прибавлению к измеренному значению разности фаз 360°. Это необходимо дл выравнивани перескока 0-360° при усреднении значений разности фаз.Информаци с блока 5 вычислени целой части обновл етс при подаче тактовых импульсов (ТИ). Всего их может быть четыре (при усреднении по четырем замерам). Врем прихода тактовых импульсов жестко св зано с импульсом ИНО, а между собой они следуют через врем , равное 4Т (где Т - период повторени частоты, поступающей на

входом инвертора 16 и входом управле-40 ВХ°ДЫ датчиков 1 и 2). Врем 4Т выбни преобразовател 3 фаза - код. Вход D-триггера 21 соединен с корпусом фазометра, Вход R D-триггера 21 соединен с источником питани микросхем . Входы R и S D-триггера 20 также соединены с источником питани микросхем.

Цифровой фазометр работает следующим образом.

Через элемент ИЛИ 19 импульс начала обработки (ИНО) поступает на вхрд , сброса (вход R) регистров 6, 9 и 10 И на вход сброса преобразовател 3 фаза - код. По окончании импульса фазометр готов к обработке информации.

На датчики 1,2 пр моугольных напр жений поступают сигналы, разность фаз между которыми необходимо изме45

50

55

рано ввиду того, что полиса пропускани предыдущего радиотехнического тракта имеет полосу пропускани ,обеспечивающую за врем AT с Ыбую коррел ционную св зь.

В блоке 4 усреднени последовательно складываютс четыре значени разности фаз.

В блоке 5 вычислени целой части разности фаз двоичный n-разр дный параллельный код, соответствующий первой измеренной преобразователем 3 фаза - код разности фаз, поступает на соответствующие п входов параллельного регистра 6 пам ти, запоминаетс в нем и одновременно поступает на одни из п входов п-раэр дно- го параллельного сумматора 7, Про- инвентированный код с п инверсных

5

0

5

0

5

0

5

выходов регистра ь пам ти поступает соответственно на другие входы параллельного сумматора 7. При сложении пр мого и инверсного кодов на выходе n-го разр да сумматора 7 по вл етс сигнал., соотьетствующий логической единице, а на выходе переноса - сигнал, соответствующий логическому нулю. Эти значени кодов поступают на два входч одноразр дного сумматора 8, на третий его вход поступает сигнал с пр мого выхода n-го разр да регистра 6 пам ти. В сумматоре 8 происходит сложение по модулю два. С его выхода после первого измерени разности Лаз поступает сигнап, соответствующий инвертированному значению n-го разр да регистра 6 па- м ти.

Следовательно, если измеренна разность Фаз 1 30°, 1,

П-Н

Г. Это

° если ,

если 180° /У| :3600

если ЗбО АЧМвО0, тооС соответствует тому, что в блок 4 ус реднени поступает код, соответствующий разности (Ьаз

UCf+360

ДЛЬ

После измерени следующих значений разности фаз соответствующие коды поступают на один из входов сумматора 7, на другие входы поступает инверсный код первого измерени с регистра 6 пам ти. Таким образом определ етс разность между значени ми разностей фаз первого и последующих измерений. Если разность не превышает 180°, то с выхода одноразр дного сумматора 8 снимаетс сигнал.соответствующий инверсному значению п-го разр да кода, соответствующего первому измерению разности фаз, записанному в регистр 6 пам ти .0

Если разность превышает 180 , то

снимаетс сигнал, соответствующий значению n-го разр да регистра 6 пам ти . Таким образом, блок 5 вычислени целой части разности фаз производит при необходимости добавление к измеренному значению разности фаз 360 и тем самым исключаетс перескок О -360.

Двоичный арифметический п-разр д- ный код с выхода преобразовател 3 фаза - код и (п+1)-й разр д с выхода одноразр дного сумматора 8 поступают на соответствующие n-Н входов паралШ . г ррг-.п 1 р

ПСГгВО 41 ГГ С ННО

5

лельных регистров 9 и 9 записываетс только кода, измеренчое прообрачов тел м 3 фаза код по приходу на ихсъ: управлени первого тактового ичпульга.тнм же тактовым импульсом прэнтврднгс запись значени этого же код в регистр 10. Пр мой код с регистра 9 и

инверсный код с регистра 10 подаютс на соответствующие входы сумматора 11. На последнем, таким образом,находитс разность между двум апи- сачнь мн числами в регистре 9 к в регистре 10. С выходов сумматора 11 число (выраженное двоичным параллельным кодсм) подаетс на управл емый инвертор. В зависимости от того,какое число больше: число в регистре 9 ILIH число в регистре 10, на выходе перекоса сумматора по вл етс лти- ческа единица или логический нуль. Этот сигнал через инвертор 15 подает ч на вход управлени управл емо5 го инвертора 13 и на вход переноса сумматора 12. На выходе последнего по вл етс код, равный модулю разности кодов, записанных в регистрах 9 и 10. Это значение модул разнпс0 ти подаетс на входы А элемент т 14 сравнени и сравниваетс с ходим, подаваемым на входы В от чадатчика 23. Если код числа, подаваемый на вход А, меньше числа, определ емо5 го кодом В, то на выходе А В элемента 14 сравнени есть сигнал ло.- ческого нул , который подаетс на вход D D-триггера 20. Этот логический нуль по вл етс на выходе D-триг0 гера 20 по окончании сигнала управлени (так как он подаетс на вход управлени D-триггера 20 через инвертор 16). Сигнал с выхода D-триггера 20 через инвертор 7 поступает на

5 вход D-триггера 21, т.е. на вход S подаетс логическа единица. Следовательно , на выходе D-триггера по вл етс логический нуль. Этот логический нуль подаетс на вход элемента

0 И 18. Значит следующие тактовые импульсы на проход т на вход управлени регистров 9 и 6. После этого перезапись кодов измеренной разности фаз по приходу тактовых импульсов произ5 водитс только в регистр 10. Если модуль разности измеренных разностей фаз больше кода В в элементе 14 сравнени , то на выходе последнего по вл етс логическа единица. И, как

следствие этого, логическа единица по вл етс на выходе элемента ИЛИ 19 и на входе элемента И 18. Логической единицей, котора по вилась на выходе элемента ИЛИ 19, происходит сбро информации в регистрах 6, 9, 10 и в блоке А усреднени . Таким образом, весь фазометр приводитс в исходное состо ние. Если за врем прихода чет рех тактовых импульсов на выходе D- триггера 20 не по вл етс логическа единица, то на блоке 22 индикации отображаетс сумма четырех измерений разности фаз сигналов, подаваемых на входы датчиков 1 и 2 пр моугольных напр жений, т.е. обнаружение и измерение осуществл ютр одновременно. Предлагаемый фазометр позвол ет измерить разность фаз между двум сигналами с заранее заданной максимальной величиной случайной ошибки, что повышает помехозащищенность цифрового фазометра и повышает технологичность радиотехнических уст- ройств, так как не требуетс подстраивать порог обнаружител дл фазометра и ошибка измерени отслеживаетс автоматически. Предлагаемый фазометр обеспечивает автоматическое слежение за максимальной величиной заранее заданной случайной ошибки, а усреднение измерени разности фаз позвол ет повысить точность измерени и существенно повысить один из основных параметров радиотехнической аппаратуры - чувствительность, что особенно важно при измерении сигналов небольшой мощности.

Claims

Формула изобретени

Цифровой фазометр по авт.св. № 834592, отличающийс тем, что, с целью повышени номехо- защищенности, он дополнительно содержит два регистра пам ти, управл емый инвертор, элемент сравнени кодов, два дополнительных сумматора , два D-триггера, три инвертора, элемент И, элемент ИЛ, блок индикации , при этом п+1 входов первого и

а-

-jQ jc -д 25 0

35

40

. 50

второго регистров пам ти соединены соответственно с п+1 входами блока усреднени , пр мые выходы первого регистра пам ти соединены с первыми п+1 входами первого дополнительного сумматора, а инверсные выходы второго регистра пам ти соединены с вторыми п+1 входами первого дополнительного сумматора, выходы которого соединены с п+1 входами управл емого инвертора, при этом выход переноса первого дополнительного сумматора соединен с первым инвертором, выход которого соединен одновременно с входом управлени управл емого инвертора и с входом переноса второго дополнительного сумматора, п+1 выходов управл емого инвертора соединены с п+1 входами второго дополнительного сумматора, причем п+1 выходов второго сумматора соединены с входами А элемента сравнени кодов, к входам В которого подсоединен установочный код, а выход А 3 элемента сравнени кодов соединен с информационным входом первого D-триггера, выход которого соединен одновременно с входом второго инвертора и с входом элемента ИЛИ, выход второго инвертора соединен с входом S установки в 1 второго D-триггера, выход элемента ИЛИ соединен г входами сброса первого и второго регистров пам ти, параллельного п-разр дного регистра, преобразовател фаза - код и блока усреднени , выход второго D-триггера соединен с первым входом элемента И, выход которого соединен с входом управлени записью первого регистра пам ти и параллельного п- разр дного регистра, а второй вход элемента И, соединенный с входом третьего инвертора и с входами управлени записью второго регистра пам ти , преобразовател фаза - код, вл етс тактовым входом устройства,выход третьего инвертора соединен с входами управлени первого и второго D- триггеров, а п+1 выходов блока усреднени соединены с соответствующими входами блока индикации.

/Zii.

3

ЩЦ

Ц±эКод

RG

TL ТИ

&

Л.

ИНО

.16

.20

Б Г7

Г7 5