SU1619210A1

SU1619210A1 - Устройство дл контрол интегральных микросхем

Info

Publication number: SU1619210A1
Application number: SU884417905A
Authority: SU
Inventors: Анатолий Алексеевич Филимонов; Анатолий Николаевич Романов; Вячеслав Александрович Воробьев; Валерий Евгеньевич Ермоленко
Original assignee: Пушкинское высшее училище радиоэлектроники противовоздушной обороны
Priority date: 1988-04-27
Filing date: 1988-04-27
Publication date: 1991-01-07

Abstract

Изобретение может быть использовано дл контрол цифровых интегральных микросхем (Ш1С). Цель изобретени - расширение функциональных возможностей и области использовани устройства за счет возможности контрол различных типов ИМС и расширение его функциональных возможностей за счет возможности контрол неисправностей типа короткого замыкани цепи питани . Устройство содержит генератор 1 одиночных импульсов, формирователи 2 и 3 импульсов, дискриминатор 8 логического уровн , элементы 9 и 10 задержки, элемент ИЛИ 4, элементы И 11-14, D-триггеры 15 и ,(« RS-триг- гер 17, блоки 5-7 индикаци , коммутатор 18, контактный датчик 19 и вход 20 синхронизации 1 ил. е

Description

де не происходит, триггер 17 остаетс jr Ю задержки на второй вход элемента

в нулевом состо нии и, следовательно, срабатывает элемент И 14, подключенный к инверсному выходу триггера, и также светитс индикатор 7.

Одновременно производитс контроль по входу ИМС на отсутствие короткого замыкани (КЗ) на общий провод и источник питани . Эта проверка осуществл етс совокупностью элементов: элемента 10 задержки, первой группы элементов И 11 и 12, группой триггеров 15 и 16 и вторым блоком 6 индикации (КЗ) .

Если имеетс КЗ нл общий ::розоц, то дискриминатор 8 воспринимает данное состо ние как логический н/ло и при вьгработке импульса ГОИ формирователь 2 вырабатывает пачожительный импульс . На выходе слемента ИЛИ 4 сохран етс потенциал общего провода, т.е. на входах триггеров 15 и 16 отсутствует напр жение уровн готической единицы. За счет падени напр жени на элементе ИЛИ 4 положительное напр жение поступает на элемент И 12, подключенный к триггеру 16, коммутирующему иидикатоо 6. На другой вход элемента И 12 через элемент 10 за20

25

30

35

40

И fl триггер 15 устанавливаетс в единичное состо ние и индикатор 6 светитс , что свидетельствует о нали чии КЗ по питанию на входе ИМС.

Claims

Формула изобретени

Устройство дл контрол интеграл ных микросхем, содержащее первый и второй формирователи импульсов, дис риминатор логического уровн , первый элемент задержки, элемент ИЛИ, первы индикатор, генератор одиночных импульсов , вход которого соединен с входом синхронизации устройства, а выход соединен с первыми входами фор мирователей импульсов, второе вход которых подключены к соответствующим выходам дискриминатора логического уровн , последние соединены с входам первого блока индикации, выходы формирователей импульсов соединены с входами элемента ИЛИ, выход которого подключен к входу первого элемента задержки, выходом соединенного с син ронизирующим входом дискриминатора логического уровн , отличающеес тем, что, с целью расшире ни функциональных возможностей и об

Ю задержки на второй вход элемента

И fl триггер 15 устанавливаетс в единичное состо ние и индикатор 6 светитс , что свидетельствует о наличии КЗ по питанию на входе ИМС.

Формула изобретени

Устройство дл контрол интегральных микросхем, содержащее первый и второй формирователи импульсов, дискриминатор логического уровн , первый элемент задержки, элемент ИЛИ, первый индикатор, генератор одиночных импульсов , вход которого соединен с входом синхронизации устройства, а выход соединен с первыми входами формирователей импульсов, второе входы которых подключены к соответствующим выходам дискриминатора логического уровн , последние соединены с входами первого блока индикации, выходы формирователей импульсов соединены с входами элемента ИЛИ, выход которого подключен к входу первого элемента задержки, выходом соединенного с синхронизирующим входом дискриминатора логического уровн , отличающеес тем, что, с целью расширени функциональных возможностей и об

держки поступает импульс ГОИ. Элемент .с ласти применени устройства, в него задержки необходим дл отключени введены первый, второй, третий и четэлементов фиксации КЗ на врем переходных процессов в формировател х 2

вертый элементы И, первый и второй . D-триггеры, RS-триггер, второй и третий блоки индикации,коммутатор,клени 3. Ввиду того, что на информационвертый элементы И, первый и второй . D-триггеры, RS-триггер, второй и третий блоки индикации,коммутатор,кленном D-входе - логический нуль, то при JQ мы дл подключени объекта контрол , поступлении импульса на синхронизирующий С-вход триггера 1б коммутации индикатор б cssi-JTCH, что свидетельствует о наличии КЗ на обшчй провод входа ИМС.

При наличии КЗ по питанию, т.е. на входе Ш1С напр жение равно источнику питани , дискриминатор 8 обеспечивает работу формировател 3, и

55

второй элемент задержки, вход которого соединен с выходом генератора одиночных импульсов и первыми входами первого и второго формирователей, вы- ходы которых соединены соответственно с первыми входами первого и второго элементов И, второй вход которого соединен с выходом второго элемента задержки и вторым входом первого элевертый элементы И, первый и второй . D-триггеры, RS-триггер, второй и третий блоки индикации,коммутатор,кленмы дл подключени объекта контрол ,

второй элемент задержки, вход которого соединен с выходом генератора одиночных импульсов и первыми входами первого и второго формирователей, вы- ходы которых соединены соответственно с первыми входами первого и второго элементов И, второй вход которого соединен с выходом второго элемента задержки и вторым входом первого эле71619210-8

мента И, выход которого подключен кментов И соединены соответственно с

С-входу первого D-триггера, D-входпр мым и инверсным выходами RS-триг которого соединен с выходом элемен- гера, а их выходы - с входами третьета ИЛИ, входом первого элемента за-го блока индикации, первый и второй

держки, входом коммутатора и D-входом входы второго блока индикации соедивторого D-триггера, С-вход которогонены соответственно с инверсным выхосоединен с выходом второго элемента И,дом первого D-триггера и пр мым выхоа С-вход с R-входами первого D-триг-дом второго D-триггера, S-вход RSгера и RS-триггера, первыми входами .-триггера соединен с первым выходом

третьего и четвертого элементов И икоммутатора, (п+1) -выходов которого

входом синхронизации устройства, вто-соединены с клеммами дл подключени

рые входы третьего и четвертого эле-объекта контрол .