SU1612294A1

SU1612294A1 - Device for computing inverted value

Info

Publication number: SU1612294A1
Application number: SU894642376A
Authority: SU
Inventors: Юрий Николаевич Романов
Original assignee: Рязанский Радиотехнический Институт
Priority date: 1989-01-24
Filing date: 1989-01-24
Publication date: 1990-12-07

Abstract

Изобретение относитс к области автоматики и вычислительной технике и предназначено дл вычислени обратной величины из чисел, представленных в двоичной системе счислени в форме с фиксированной зап той дл случа малых приращений аргументов. Целью изобретени вл етс повышение быстродействи при обработке операндов, значение каждого текущего из которых отлично от предыдущего на незначительную величину, за счет сокращени числа итераций. Устройство может быть использовано как самосто тельно, так и в составе специализированных ЭВМ. Оно содержит сумматоры-вычитатели 1-3, регистры 4-8, сдвигатели 9, 10, мультиплексоры 11, 12, блок 13 приоритета, генератор 14 импульсов, триггер 15 запуска, триггер 16, элемент И 17, элементы ИЛИ 18, 19, схемы 20, 21 сравнени . 1 ил.The invention relates to the field of automation and computing, and is intended to calculate the reciprocal of a number represented in the binary number system in fixed-point form for cases of small increments of arguments. The aim of the invention is to increase the speed when processing operands, the value of each current one of which is different from the previous one by an insignificant amount, by reducing the number of iterations. The device can be used both independently and as part of specialized computers. It contains adders-subtractors 1-3, registers 4-8, shifters 9, 10, multiplexers 11, 12, priority block 13, pulse generator 14, trigger trigger 15, trigger 16, element 17, elements OR 18, 19, circuits 20, 21 comparisons. 1 il.

Description

Изобретение относится к азтоматике и вычислительной технике и предназначено для вычисления обратной величины чисел, представленных в двоичной системе счисления с фиксированной точкой для случая малых приращений аргументов.The invention relates to aztomatics and computer engineering and is intended to calculate the reciprocal of the numbers represented in the binary number system with a fixed point for the case of small increments of the arguments.

Цель изобретения - повышение быстродействия устройства для вычисления обратной величины.The purpose of the invention is to increase the speed of the device for calculating the reciprocal.

На чертеже представлена блок-схема устройства.The drawing shows a block diagram of a device.

Устройство содержит сумматоры-вычитатели 1 - 3, первый 4, третий 5, четвертый 6, второй 7 и пятый 8 регистры, сдвйгатели 9, 10, мультиплексоры 11, 12, блок 13 приоритета, генератор 14 импульсов, триггер 15 запуска, D-триггер 16, элемент И 17. второй 18 и первый 19 элементы ИЛИ, схемы 20 и 21 сравнения.The device contains adders-subtractors 1 - 3, first 4, third 5, fourth 6, second 7 and fifth 8 registers, motors 9, 10, multiplexers 11, 12, priority block 13, pulse generator 14, trigger 15 trigger, D-trigger 16, AND element 17. Second 18 and first 19 OR elements, comparison circuits 20 and 21.

Устройство функционирует аналогично известному устройству для вычисления ряда значений обратной величины из Операндов, отличающихся на величину 2 , где //=1,2.....п-1, где η - разрядность входной информации, но начальный номер итерации определяется по выражениюThe device operates similarly to the known device for calculating a number of reciprocal values from Operands that differ by 2, where //=1,2.....p-1, where η is the bit depth of the input information, but the initial iteration number is determined by the expression

1=//-3, при 0,5 <Х < 0,5945785;1 = // - 3, with 0.5 <X <0.5945785;

i = μ- 2, при 0,5945785 <Х< 0,8284279;i = μ- 2, at 0.5945785 <X <0.8284279;

(1)(1)

I = μ - 1, при 0.8284279 <Х < 1.I = μ - 1, at 0.8284279 <X <1.

Предположим, что в некоторый j-1-й момент времени в регистре 4 записано число Xj - 1, значение обратной величины которого, вычисленное устройством к j-му моменту времени, хранится в регистре 6. На информационный вход устройства поступает новое значение аргумента, из которого в сумматоре 1 образуется разностьSuppose that at some j-1st time moment in register 4 the number Xj - 1 is written, the value of the reciprocal of which, calculated by the device at the j-th time moment, is stored in register 6. A new argument value is received at the information input of the device, from which in adder 1 a difference is formed

AXj = Xj-Xj-i.AXj = Xj-Xj-i.

Эта разность(AXj=2 ~~^,^//=1,2,3.....п-1) из сумматора 1 передается (со знаком) для анализа в блок 13 приоритета, где определяется наиболее старший номер разряда μ в коде разности AXj, в котором записана единица. Знак.разности определяет работу сумматора-вычитателя в подготовительном такте, в котором определяется начальное значение частичного остаткаThis difference (AXj = 2 ~~ ^, ^ // = 1,2,3 ..... p-1) from adder 1 is transmitted (with a sign) for analysis to priority block 13, where the most significant bit number μ is determined in the difference code AXj in which the unit is written. The difference sign determines the operation of the adder-subtractor in the preparatory cycle, in which the initial value of the partial remainder is determined

Zj.i = Ζι-ι,η-Ί - AXjYj-i,n-i.Zj.i = Ζι-ι, η-Ί - AXjYj-i, n-i.

Для этого предыдущее значение обратной величины Yj-i.n-i, хранящееся в регистре 6, передается со сдвигом на μ разрядов вправо (это соответствует умножению на 2 ~9 ), осуществляемым сдвигдтелем 10, управляемого блоком 13 приоритета, через мультиплексор 11 на вход сумматора-вычитателя 2. Кроме того, значение аргумента Xj записывается в регистр 4 и передается через сдвигатель 9 со сдвигом на i разрядов вправо в регистр 7, а в регистр 8 записывается единица в I разряд, что соответствует 5 формированию начальных констант Xj2'' и z , где i - начальный номер итерации, определяемый в соответствии с выражением (1). Значение ϊ определяется схемами 21 и 20 сравнения кодов, на вторые входы которых 10 поданы константы 0,5945785 и 0,8284279, причем первая схема 20 сравнения кода настроена на определение ситуации Меньше, а вторая схема 21 сравнения кода настроена на определение ситуации Боль15 ше. Выходы схем 20 и 21 управляют мультиплексором 12, который в соответствии с значениями схем 20 и 21 сравнения пропускает на выход //- 3, μ - 2, μ- 1 на выходы блока 13 приоритета. С приходом управля20 ющего сигнала Пуск” триггер 15 устанавливается в единичное состояние и разрешает прохождение с генератора 14 импульсов через элемент 17 на сдвиговые входы регистров 7 и 8. Таким образом, происходит 25 формирование приращений сумматоромвычитателем 3 к ранее вычисленному (хранящемуся в регистре 6) результату. Итерационный процесс протекает до выполнения п-1 итерации, что обеспечивает 30 вычисление обратной величины с погрешностью ΙΔΥΙ <2 ~^п For this, the previous value of the inverse value Yj-in-i, stored in register 6, is transmitted with a shift of μ bits to the right (this corresponds to multiplication by 2 ~ 9), carried out by the shift switch 10, controlled by priority block 13, through the multiplexer 11 to the input of the adder subtractor 2. In addition, the value of the argument Xj is written to register 4 and transmitted through the shifter 9 with a shift of i bits to the right in register 7, and in the register 8, the unit is written in I bit, which corresponds to 5 formation of the initial constants Xj2 '' and z, where i is the starting number of the iteration, o allocated in accordance with expression (1). The value ϊ is determined by the code comparison circuits 21 and 20, the constants 0.5945785 and 0.8284279 are fed to the second inputs of 10, the first code comparison circuit 20 configured to determine the situation Less, and the second code comparison circuit 21 configured to determine the situation is more than 15. The outputs of circuits 20 and 21 control the multiplexer 12, which, in accordance with the values of comparison circuits 20 and 21, passes to the output // - 3, μ - 2, μ - 1 to the outputs of priority block 13. With the arrival of the Start control signal, trigger 15 is set to a single state and allows the pulse 14 to pass from the generator 14 through element 17 to the shift inputs of registers 7 and 8. Thus, the adder 3 subtracts 3 increments to the previously calculated (stored in register 6) result . The iterative process proceeds until p-1 iteration is completed, which provides 30 calculation of the reciprocal with an error ΙΔΥΙ <2 ~ ^p

Таким образом, алгоритм работы предлагаемого устройства имеет вид с учетом условия (1) ³⁵ Xj,|+1 = Xj.i + giX2y¹⁾ Xj.n-i -*Xj.Thus, the algorithm of the proposed device has the form taking into account the conditions (1) ³⁵ Xj, | +1 = Xj.i + giX2y ¹⁾ Xj.ni - * Xj.

Yj.i+1 = Yj.i + 9ίΥ2·<^,+1), Yj,n-1 ~*1 /Xj. . -. +1,ecnnZt>0, g, = slgnZ, = | , _{еми Z1 < 0} (2)Yj.i + 1 = Yj.i + 9ίΥ2 · < ^{, + 1)} , Yj, n-1 ~ * 1 / Xj. . -. + 1, ecnnZt> 0, g, = slgnZ, = | , _{emi Z1 <0} (2)

Zi.M-Zj.i-giXF'^ZiYi -0Zi.M-Zj.i-giXF '^ ZiYi -0

С начальными условиями Zj ι = Zj-i _Π-1 -AXjY_H,n-i,With the initial conditions Zj ι = Zj-i _Π -1 -AXjY _H , ni,

AXj - Xj-1. Yj.i = Yj-in-1. Xj.i = Xj-i.n-1, (3)AXj - Xj-1. Yj.i = Yj-in-1. Xj.i = Xj-i.n-1, (3)

X = Xj, Y = 1,1 = //-3//-2, ...n-1, где i - номер итерации текущего вычислительного процесса;X = Xj, Y = 1,1 = // - 3 // - 2, ... n-1, where i is the iteration number of the current computational process;

j - номер обращения к устройству.j is the device access number.

Устройство позволяет повысить быстродействие вычисления обратной величины 50 при 2 приращениях аргумента, сохраняя при этом возможность работы в обычных условиях (1).The device allows to increase the speed of calculating the reciprocal of 50 with 2 increments of the argument, while maintaining the ability to work under ordinary conditions (1).

Пример. Предположим, чтоExample. Let's pretend that

XI = 0,100000, Yi = 1,111111,XI = 0.100000, Yi = 1.111111,

Ζι,5 = 0,000000100000. Необходимо вычислить Y2 для Х2 = 0,100001. Определяют ΔΧι= Х₂ - Χί = 0.000001. Ζ2.Ι = Ζι,5 - Δ Χ₂Υι,5 = =0,000000100000 - 0,000001111111 = =1,1111 ЮЮ0001 [ДК], так как // = 6, итерационный процесс должен начинаться с ите5 рации I =// -3 = 3 по выражению (3) (операнд принадлежит первому интервалу). Процесс вычисления аналогичен известному устройствуΖι, 5 = 0.000000100000. It is necessary to calculate Y2 for X2 = 0.100001. Determine ΔΧι = X ₂ - Χί = 0.000001. Ζ2.Ι = Ζι, 5 - Δ Χ ₂ Υι, 5 = = 0.000000100000 - 0.000001111111 = = 1.1111 SJ0001 [DK], since // = 6, the iterative process should begin with iteration I = / / -3 = 3 by expression (3) (the operand belongs to the first interval). The calculation process is similar to the known device.

1 1 Z2.1 Z2.1 91 91 Y2.I Y2.I 5 5 1,111110100001 1,111110100001 1,111111 1,111111 3 3 -1 -1 0,000010000100 0.000010000100 1,111100 1,111100 10 10 0,000000100101 0.000000100101 1.111011 1.111011 4 4 +1 +1 1,111’10111110 1,111’10111110 0,000010 0.000010 15 fifteen 1,111111100011 1,111111100011 1,111101 1,111101 5 5 -1 -1 0,000000100001 0.000000100001 1,111111 1,111111 20 20 0,000000000100 0.000000000100 1,111100 1,111100

Имеется Хз = 0.101011 и Уз = 1,011111,There is Xs = 0.101011 and Uz = 1.011111,

Z3.5 = 0,000000001011. Необходимо вычис- 25 литьУддля Х4 = 0,101100. Определяют ΔΧ4= = Х4 - Хз= 0,000001, i =//-2 = 6- 2 = 4, Z<4= = Z3.5 - Δ ХзУз.5 - 0,00000000101 1 -0.00000101111 = 1.11111010011 [ДК]Z3.5 = 0.000000001011. It is necessary to calculate 25 cast for X4 = 0.101100. Determine ΔΧ4 = X4 - X3 = 0.000001, i = // - 2 = 6-2 = 4, Z <4 = Z3.5 - Δ X3Uz.5 - 0.00000000101 1 -0.00000101111 = 1.11111010011 [DK]

1 Z4.1 1 Z4.1 91 91 Y4.I Y4.I 1,111110101100 4 1,111110101100 4 -1 -1 1 .,011111 1., 011111 0,000001011000 0.000001011000 1,11111 1,11111 35 35 0,000000000100 5 0.000000000100 5 +1 +1 1,011101 1.011101 1,111111010100 1,111111010100 0,000001 0.000001 ⁴⁰⁴⁰ 1,111111011000 1,111111011000 1,011110 1.011110 Потребовалось всего две итерации вме- It took only two iterations during 45 45 сто трех по известному устройству. Имеется one hundred and three according to a known device. Is available Хб = 0,11 1000, Уб = Xb = 0.11 1000, Ub = 1,001001, Ζ5.6 = 1.001001, Ζ5.6 = 0,000000001. Необходимо вычислить Уб для Хб = 0,111001. Определяют ΔΧβ = Хб - Хб = 0.000000001. It is necessary to calculate Ub for Xb = 0.111001. Determine ΔΧβ = Xb - Xb = 0,000001, Ζβ,Γ = Ζ5.5 0.000001, Ζβ, Γ = Ζ5.5 - - ΔΧ6Υ5.5 = ΔΧ6Υ5.5 = 0,000000001000-0,000001001001.1= и -1 = 0.000000001000-0.000001001001.1 = and -1 = 50 fifty =6-1=5 = 6-1 = 5 i Ζβ.ί i Ζβ.ί 9i 9i Υβ,ι Υβ, ι 5 1,111110111111 5 1,111110111111 -1 -1 1.001001 1.001001 55 55 0,000000111001 0.000000111001 1,111111 1,111111 1,111111111000 1,111111111000 1,001000 1,001000

Для вычисления Уб потребовалась одна итерация вместо трех по известному устрой ству.To calculate Ub, one iteration was required instead of three according to the known device.

Claims

Claim

A device for calculating the reciprocal value, containing three adder-subtractor, five registers, two shifters, the first multiplexer, priority block, trigger trigger, D-trigger, pulse generator, element AND, two elements OR, and the information input of the device is connected to the first information input the first adder-subtractor and the information inputs of the first shifter and register, the output of which is connected to the second information input of the first adder, the information output of which is connected to the input of the priori block ETA, the signal output of which is connected to the first input of first OR. the output of which is connected to the zero input of the trigger, the output of which is connected to the first input of the element And and the control input of the first multiplexer, the first information input of which is connected to the output of the second register, the information input of which is connected to the output of the first shifter, the sign output of the first adder-subtractor is connected with the first input of the second OR element. the second input of which is connected to the direct output of the D-trigger, the input of which is connected to the output of the second adder-subtracter and the input of the third register, the output of which is connected to the first information input of the second adder-subtractor, the second information input of which is connected to the output of the first multiplexer, the second information input which is connected to the output of the second shifter, the information input of which is connected to the output of the fourth register, the information input of which is connected to the output of the third adder-subtractor, p the first and second information inputs of which are connected to the outputs of the fourth and fifth registers, respectively, the control input of the third adder-subtractor is connected to the inverse output of the D-trigger, the output of the first OR element is connected to the control input of the second adder-subtractor, the start input of the device is connected to a single input of the trigger start, the output of the pulse generator is connected to the second input of the element And, the output of which is connected to the inputs of the shift control of the second and fifth registers, the output of the least significant digit of the fifth register connected to the second input of the second element OR, the first.

the priority block information output is connected to the control input of the second shifter, characterized in that, in order to improve performance, two comparison circuits and a second multiplexer are introduced into the device, the output of which is connected to the control input of the first shifter and the information input of the fifth register, the first inputs of the first and second comparison circuits are connected to the inputs of the first and second constants of the device, respectively, the information input of the device is connected to the second inputs of the first and second comparison circuits, the outputs of which are connected to the first and second control inputs of the second multiplexer, the first, second and third information inputs of which are connected to the second, third and fourth information outputs of the priority block, respectively.