SU1608793A1 - Redundancy frequency divider - Google Patents

Redundancy frequency divider Download PDF

Info

Publication number
SU1608793A1
SU1608793A1 SU884628967A SU4628967A SU1608793A1 SU 1608793 A1 SU1608793 A1 SU 1608793A1 SU 884628967 A SU884628967 A SU 884628967A SU 4628967 A SU4628967 A SU 4628967A SU 1608793 A1 SU1608793 A1 SU 1608793A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
shift register
frequency division
unsynchronized
Prior art date
Application number
SU884628967A
Other languages
Russian (ru)
Inventor
Анатолий Владимирович Андреев
Владимир Алексеевич Поротов
Original Assignee
Предприятие П/Я Г-4088
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4088 filed Critical Предприятие П/Я Г-4088
Priority to SU884628967A priority Critical patent/SU1608793A1/en
Application granted granted Critical
Publication of SU1608793A1 publication Critical patent/SU1608793A1/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к импульсной технике и может использоватьс  в высоконадежных цифровых устройствах дл  синхронизации резервных каналов при несинхронном их тактировании от высокостабильных задающих генераторов, не допускающих внешней синхронизации. Цель изобретени  - повышение точности выработки выходной частоты при несинхронизированных источниках входных сигналов. Дл  этого в каждый канал делени  частоты введен сдвиговый регистр 5 с организацией новых функциональных св зей. Устройство также содержит в каждом из трех каналов делени  частоты сдвиговый регистр 1, элемент 2 неравнозначности, элемент И 3, мажоритарный элемент 7, входную и выходную шины 4 и 6. 4 ил.The invention relates to a pulse technique and can be used in highly reliable digital devices to synchronize backup channels when they are unsynchronized by clocking from highly stable master oscillators that do not allow external synchronization. The purpose of the invention is to improve the accuracy of the output frequency when unsynchronized sources of input signals. For this, a shift register 5 is introduced in each frequency division channel with the organization of new functional links. The device also contains in each of the three frequency division channels a shift register 1, an unequal element 2, an AND 3 element, a major element 7, and input and output buses 4 and 6. 4 Il.

Description

II

I I I J I I I J

Ir-hIr-h

ll I I  ll I I

-JUI-JUI

JL Jl

1one

I M f   I M f

O T1 TZ ГЗ r T5 T6 л tO T1 TZ GZ r T5 T6 l t

1one

1one

РасфазироВка преВысила пдриод тактирующего сигналаPhasing has exceeded the clock signal

-,« I I (711 III-, "I I (711 III

ЛL

гg

1-1-Г1-1-G

I I I I II I I I I

II|ГТII | GT

, VI , Vi

i I I-1i I I-1

1-h I I I I1-h I I I I

I I IiI I Ii

uu

I I

ГТ-1GT-1

ra . те 7-7 го г/ гг га г rs те 771ra. those 7-7 th g / yr ha g rs te 771

I I

ГТ-1GT-1

Рпсдзазиродна меньше период тактирующего ci/ifxuiaРпсзззродрод less period clocking ci / ifxuia

- tn-nnJlJtrL- tn-nnJlJtrL

..

6 6

-г I I-r I I

f I If I I

U I IU I I

t It I

|L| L

IrIr

r-tHir-tHi

FLJflFljfl

Оас(розиро8на превысила период та/ ширующего сигналаHAC (rosi8na exceeded the period of ta / shear signal

fm Km JVlmvi fm Km JVlmvi

I II I

U I IU I I

|L| L

IrIr

Claims (1)

Формула изобретенияClaim Резервированный делитель частоты,содержащий в каждом канале деления частоты первый сдвиговый регистр, тактовый вход которого соединен с входной шиной, инверсный выход последнего разряда - с соответствующим входом мажоритарного элемента каждого канала деления частоты, выход которого подключен к выходной шине, и с первым входом элемента неравнозначности своего канала деления частоты’, выход которого соединен с первым входом элемента И, отличающийся тем, что, с целью повышения точности при несинхронизированных источниках входных сигналов, в него в каждый канал деления частоты Еведен второй сдвиговый регистр, информационный вход которого соединен с выходной шиной, прямой выход последнего разряда - с информационным входом первого сдвигового регистра, прямой выход предпоследнего разряда которого соединен с вторым входом элемента неравнозначности, тактовый вход - с вторым входом элемента И, выход которого соединен с тактовым входом второго сдвигового регистра.A redundant frequency divider, containing in each frequency division channel a first shift register, the clock input of which is connected to the input bus, the inverse output of the last digit is with the corresponding input of the majority element of each frequency division channel, the output of which is connected to the output bus, and with the first input of the unequal element frequency dividing channel ', the output of which is connected to the first input of the And element, characterized in that, in order to increase accuracy with unsynchronized input sources s, into it in each frequency division channel A second shift register is input, the information input of which is connected to the output bus, the direct output of the last digit is connected to the information input of the first shift register, the direct output of the penultimate discharge of which is connected to the second input of the discontinuity element, the clock input is the second input of the element And, the output of which is connected to the clock input of the second shift register. !—Ι—ί 1 1 H,—L.. I ί ] I I—- If ϊ I I! —Ι — ί 1 1 H, —L .. I ί] II—- If ϊ II I—J LI — J L L- I li—HL- I li — H I I i_rJ“Ln_n -1., I I ί ίII i_ r J “Ln_n -1., II ί ί J---1—iJ --- 1 — i I— II — I II ITГ I —ГITG I —G 1—.....-I___L_^1 —.....- I ___ L_ ^ TO rj TZ r3 T£) T5 r6 77 t TO rj TZ r3 T £) T5 r6 77 t Il—I---r —T I —L. ΙΓΤ lr —I—I—if I I IIl — I --- r —TI —L. ΙΓΤ l r —I — I — if III I----I— i—HI ---- I — i — H Ί-1—Г—I--1Ί-1 — G — I - 1 I ·—I—I · —I— I I >r Ί------1-----*Ί_Π_Π -1 I _Π_Π_Π_Π г I I 1 III> r Ί ------ 1 ----- * Ί_Π_Π -1 I _Π_Π_Π_Π g II 1 I I n <—T I ’—I--г _П_П_I n <—T I ’—I - g _P_P_ I—.1I — .1
SU884628967A 1988-12-30 1988-12-30 Redundancy frequency divider SU1608793A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884628967A SU1608793A1 (en) 1988-12-30 1988-12-30 Redundancy frequency divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884628967A SU1608793A1 (en) 1988-12-30 1988-12-30 Redundancy frequency divider

Publications (1)

Publication Number Publication Date
SU1608793A1 true SU1608793A1 (en) 1990-11-23

Family

ID=21419039

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884628967A SU1608793A1 (en) 1988-12-30 1988-12-30 Redundancy frequency divider

Country Status (1)

Country Link
SU (1) SU1608793A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785274C1 (en) * 2022-06-15 2022-12-05 Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") Reserved frequency divider

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
А N5l1{ 4 28967/24-21 .12,88 i.11.90. Бюл. В.Андреев и В.А.Поротов 1.374.4 (088.8). jTopcKoe свидетельство СССР 8882, кл. Н 03 К 21/40. 24.04.84. Авторское свидетельство СССР № 12 3129. кл. Н 03 К 23/00. 20.12.84. А JTOpcKoe свидетельство СССР № 1368982. кл. Н 03 К 23/00. 28.05.86. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2785274C1 (en) * 2022-06-15 2022-12-05 Акционерное общество "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (АО "НПЦАП") Reserved frequency divider

Similar Documents

Publication Publication Date Title
DE3685616D1 (en) PHASE LOCKED CLOCK REGENERATION CIRCUIT FOR DIGITAL TRANSMISSION SYSTEMS.
SU1608793A1 (en) Redundancy frequency divider
KR850003091A (en) Oscillator circuit
GB1171753A (en) Phase Coherent Synchronization.
SU1699028A1 (en) Multichannel reserved generator
SU1566476A2 (en) Digital phase modulator
SU1077061A1 (en) Television synchronizing generator
SU849419A1 (en) Digital frequency discriminator
SU1265743A1 (en) Polyphase pulsed stabilizer
SU1221727A1 (en) Device for synchronizing pulse sequences
AU579962B2 (en) Phase-regulating circuits
SU1478328A1 (en) Frequency synthesizer
SU1112551A1 (en) Frequency encoder
SU1070528A1 (en) Polyphase pulse stabilizer
SU1182669A1 (en) Frequency divider with variable countdown
SU1297207A2 (en) Digital frequency synthesizer
SU1183949A1 (en) Polyphase pulse stabilizer
SU1106024A1 (en) Redundant counting device
SU826325A1 (en) Multichannel clock pulse shaper
SU601828A1 (en) Redundancy frequency divider
SU566386A1 (en) Delta-modulation signal transmission system
SU1509886A1 (en) Frequency multiplication device
SU1197083A1 (en) Frequency-to-voltage converter
SU1234778A1 (en) Device for determining value and sign of difference of two frequencies
SU1676129A1 (en) Redundancy device for shaping a grid of reference frequencies