SU1607061A1 - Устройство дл управлени вентильным преобразователем со слежением - Google Patents

Abstract

Изобретение относитс  к преобразовательной технике. Целью изобретени   вл етс  расширение области применени . Устройство, осуществл ющее интегральное слежение на кривой выходного напр жени , включает в свой состав нормированный усилитель 1, сумматор 2, генераторы тактовых импульсов 3 и управл ющего сигнала 4, делитель частоты 5, логический инвертор 6, двухпозиционный ключ 7 и основной интегратор системы 8. Выход интегратора 8 присоединен ко входам пороговых узлов 11 и 12, подключенных ко входам счетного триггера. Выход триггера 13 св зан с основным входом логического распределител  управл ющих импульсов 14. Включение в состав устройства дополнительных каналов, количество которых на единицу меньше максимального числа однопол рных уровней кривой формируемого напр жени , позвол ет реализовать принцип слежени  в широкорегулируемых преобразовател х с многоуровневыми формами выходного напр жени , характеризующихс  улучшенным гармоническим составом выходных сигналов. 1 з.п. ф-лы, 6 ил.

Description

Изобретение относитс  к электротехнике и может быть использовано дл  управлени  полупроводниковыми преобразовател ми со слежением за кривой выходного напр жени .

Целью изобретени   вл етс  расширение области использовани  за счет применени  дл  управлени  Преобразовател ми с многоуровневым выходным напр жением, формируемым из импульсов неодинаковых амплитуд, количество которых равно п.

На фиг. 1 изображена функциональна  схема устройства, (дл  приведенного варианта схемы т.е. на выходе преобразовател  может формироватьс  трехуровневое напр жение с амплитудами выходных импульсов Ai, А2, АЗ; на фиг. 2 - силова  схема преобразовател : на фиг. 3, 4, 5, 6 - диаграммы напр жений.

Выходное напр жение преобразовател  УВЫХ через усилитель 1 с нормированным коэффициентом передачи, обеспечивающим согласование по уровню выходного сигнала преобразовател  с напр жением системы управлени , поступает на плюсовой вход сумматора 2. Генератор 3 тактовых импульсов, частота следовани  которых определ ет выходную частоту преобразовател , св зан с цифровым генератором 4 управл ющего сигнала и с делителем 5 частоты . Выходной сигнал генератора 4 поступает на минусовой вход сумматора, выход которого через логический инвертор 6 и двухпозиционный ключ 7 св зан с интегратором 8, накопительный элемент (конденсатор ) 9 которого зашунтирован управл емым ключом 10. Выход интегратора 8 присоединен к входам пороговых узлов 11 и 12, подключенных выходами к соответствующим входам счетного тригге ра 13 с раздельной установкой. Пр мой выход триггера 13 св зан с первым входом логического распределител  14 управл ющих импульсов. Второй вход распределител  14 соединен с выходом старшего разр да двухразр дного регистра 15, выход младшего разр да которого св зан с управл ющей цепью ключа 7. Один выход делител  5 частоты подсоединен к управл ющей цепи ключа 10, другой выход делител  5 св зан с входом регистра. В состав устройства вход т также два идентичных канала, каждый из которых состоит из двух цепей. Каналы содержат, в частности, по источнику 16 и 17 опорного напр жени , св занные соответственно с минусовыми входами сумматоров 18 и 19 и входами компараторов 20 и 21. Выходы сумматоров -18 и 19 через ключи 22 и 23 св зан1 1 с входами пик-детекторов 24 и 25. Выходы компараторов 20 ц 21 через дифференцирующие цепочки 26 и 27 подключены к входам элементов И 28 и 29, на другие входы которых поступает сигнал с пр мого выхода триггера 13. Выходы элементов 28 и 29 присоединены к S-входам RS-триггеров 30 и 31, выходы которых св заны с управл ющими цеп ми ключей 22 и 23. Выходы пик-детекторов 24 и 25 подключены к сумматорам 32 и 33, другие входы которых св заны с источ0 никами 16 и 17, а выходы которых через ключи 34 и 35 подсоединены к входам компараторов 36 и 37. Вторые входы компараторов 20, 21, 36 и 37 св заны с выходом генератора 4 управл ющего сигнала. Выхо5 ды компараторов 36 и 37 подключены к соответствующим входам распределител  14 управл ющих импульсов. Выходы компараторов 20 и 21 св заны с управл ющими цеп ми ключей 34 и 35. R-входы триггеров 30

0 и 31 подключены к инверсному выходу триггера 13. Выходы дифференцирующих цепочек 26 и 27 присоединены к управл ю1-цим цеп м ключей 38 и 39, шунтирующих зар дные элементы (конденсаторы) 40 и 41 пик5 детекторов 24 и 25.

Одной из наиболее распространенных разновидностей силовых схем преобразователей с многоуровневым выходным напр жением  вл етс  структура с силовым

0 секционированным на вторичной стороне трансформатором, упрощенный вариант которой применительно к данному случаю формировани  трехуровневого выходного напр жени  приведен на фиг. 2. В инвер5 торном блоке на первичной стороне трансформатора , нагрузкой которого служит первична  обмотка Wi осуществл етс  попеременное переключение накрест расположенных вентилей (Tl-Тз и Т2-Т4 0 все вентили преобразовател  считаютс  полностью управл емыми), в результате чего схемой первичной стороны попеременно генерируютс  одноуровневые, импульсы обеих пол рностей. Формирование много5 уровневого (трехуровневого) выходного напр жени  Увых осуществл етс  при помощи соответствующих попеременигых, осуществл емых синхронно с работой вентилей TI-ТА переключений вентилей Ts-Tio, подсоеди0 ненных к соответствующим отводам секционированной вторичной обмотки Wii трансформатора. При этом наибольша  амплитуда (уровень) импульсов на нагрузке Аз - наблюдаетс  при включении вентилей Тд и

5 Тю, импульсы с амплитудой Аа формируютс  при включении Ту и Та, импульсы с наименьшей амплитудой А при включении ТБ и Те.

На фиг. 3 изображены временные диаграммы , иллюстрирующие принцип работы

устройства при посто нной выходной частоте преобразовател . Здесь и далее сигналы на выходах узлов устройства управлени  обозначены индексами, соответствующими их цифровым обозначени м на фиг 1 Работа устройства в этом режиме осуществл етс  следующим образом. Генератор 3 тактовых импульсов вырабатывает короткие импульсы , частота следовани  которых кратна частоте выходного напр жени  инвертора (значительно превыша  частоту выходного напр жени ). Сигналы генератора 3 поступают на вход цифрового генератора 4, формирующего на каждом полупериоде многоступенчатое однопол р- ное напр жение близкой к синусоидальной формы, гладка  составл юща  которого обозначена как U и определ ют его выходную частоту. Период следовани  сигнала U4 совпадает с периодом полуволны выходного напр жени  инвертора. Амплитуда сигнала UA, определ юща  величину выходного напр жени  инвертора, регулируетс  при этом аналоговым сигналом автономного канала, обозначенного на фиг. 1 как

UBBIX.

Точность аппроксимации синусоиды цифрового генератора 4 в первую очередь определ етс  числом уровней квантовани  во времени, частота следовани  тактовых импульсов генератора 3, задающего шаг квантовани , поэтому значительно превышает выходную частоту преобразовател  Делитель 5 частоты, подключенный к выходу генератора 3, уменьшает эту частоту до значени , равного удвоенной выходной ча- .стоте инвертора (сигнал, снимаемый с первого выхода делител  5 и поступающий на управл ющую цепь ключа 10), и до частоты равной учетверенной выходной частоте (импульсы, снимаемые с второго выхода делител  5 и поступающие на вход двухпаз- р дного регистра 15).

Кривые, построенные на фиг. За по сн ют процесс работы устройства при пониженных значени х величины сигнала U4 генератора 4 и соответственно величины выходного напр жени  преобразовател  Выходное напр жение преобразовател  ивых формируетс  из импульсов одинаковой наименьшей) амплитуды AI. Упом нутый лизкий к синусоидальному сигнал U4 генеатора 4 поступает на минусовой вход суматора 2, в котором вычитаетс  из значени  игнала, пропорционального мгновенному начению выходного напр жени  преобраовател  ивь.х. Выходное напр жение суматора 2 поступает через двухпозиционный люч 7 (или через ключ 7 и логический инвер35

40

45

.-, 50

55

10

15

20

25

0

5

0

тор 6) на вход интегратора 8 с накопительным элементом 9, определ   тем самым скорость изменени  выходного напр жени  Us интегратора 8. Сигнал Us поступает на входы пороговых узлов 11 и 12, значени  пороговых напр жений которых обозначены как Unopn и Unopi2. В моменты равенства напр жени  U8 амплитудам Unopii и Unopi2 на выходах пороговых узлов попеременно вырабатываютс  командные сигнал ы, которые периодически измен ют состо ние счетного триггера 13, св занного с входом логического распределител  14 управл ющих импульсов. Моменты переключени  триггера 13 определ ют момент формировани  фронтов импульсов однопол рного выходного напр жени  преобразовател  Увых Форма положительной полуволны Увых при этом на всем диапазоне регулировани  совпадает с формой сигнала на выходе триггера 13.

Импульсы, поступающие с второго выхода делител  5 частоты на двухразр дный регистр 15, периодически четыре раза за период выходной частоты измен ют его состо ние , которое, выраженное в цифровой форме, обозначено на фиг. 3 как Ui5. Сигнал с выхода младшего разр да регистра 15 определ ет состо ние ключа 7, при нулевом значении упом нутого сигнала через ключ 7 осуществл етс  непосредственное подключение выхода сумматора 2 к интегратору 8 а при единичном значении сигнала ключ 7 перебрасываетс  в другое положение и выход сумматора 2 оказываетс  присоединенным к интегратору 8 через логический инвертор 6, мен ющий на второй половине каждого полупериода пол рность выходного сигнала сумматора 2 на противоположную . Кроме того, импульсы с первого выхода делител  5 частоты в начале и в конце каждого полупериода вызывают кратковременное замыкание ключа 10, шунтирующего накопительный элемент 9 основного интегратора 8 устройства. Описанный алгоритм управлени  ключами 7 и 10 позвол ет до- Ьитьс  повышенной степени симметрии выходного напр жени  преобразовател  благодар  чему в спектре выходного напр жени  на всем диапазоне регулировани  практически полностью отсутствуют четные и комбинационные гармонические составл ющие .

Увеличение амплитуды управл ющего сигнала U сопровождаетс  последовательным увеличением длительностей импульсов кривой выходного напр жени  и соответственно уменьшением продолжительностей пауз между выходными импульсами После превышени  амплитудой сигнала U величины напр жени  U.ie первого источника 16 опорного напр жени  формирование центральной части полуволны выходного напр жени  производитс , как показано на фиг, 36, из импульсов с большей амплитудой (с амплитудой А2). Диапазон формировани  выходных импульсов с амплитудой А2 соответствует интервалу t i-ti , на котором выполн етс  условие и Ui6.

При дальнейшем увеличении сигнала U4 на интервале на котором U4 Ui (Ui7 - напр жение второго источника 17 опорного напр жени ) в полуволне выходной кривой осуществл етс  формирование выходных импульсов с амплитудой Аз (фиг. Зв). Импульсы с амплитудой А2 формируютс  на участках ti-t2, t2-ti, на которых формирование импульсов с минимальной амплитудой AI производитс  у границ полупериода, когда U4 Uie.

На фиг. 4 приведены временные диаграммы , иллюстрирующие процесс функцио- нировани  системы при св занном регулировании частоты и величины сигнала управлени  U4 и соответственно величины выходного напр жени  преобразовател  с трехуровневым выходным напр жением. Увеличение выходной частоты сопровождаетс  при этом последовательным уменьшением количества импульсов полуволне выходной кривой и увеличением их амплитуд , что благопри тно сказываетс  на спектральном составе формируемого выходно.го напр жени  и на режимах работы силового оборудовани  преобразовател , в первую очередь - вентилей силовой схемы и силового .секционированного трансформатора, рабоча  частота которого при описанном алгоритме функционировани  близка к посто нному значению.

Остановимс  подробнее на рассмотрении работы логической части системы управлени , включающей элементы и узлы 16-41. В диапазоне пониженной величины выходного напр жени  преобразовател  при U4 Ui6 Ui7 эти блоки не оказывают вли ни  на алгоритм работы устройства..

При повышении амплитуды сигнала U4 после того, как сравн ютс  амплитуды сигналов U4 и Ut6 блока 16, на выходе компаратора 20 при U4 Ui6 формируетс  единичный сигнал, замыкающий с запаздыванием в несколько микросекунд ключ 34 (этот режим работы схемы по сн етс  временными диаграммами, представленными на фиг. 5). Одновременно в момент срабатывани  компаратора 20 короткий импульс с выхода дифференцирующей цепочки 26 поступает на один из входов элeмeнta И 28, на другой вход которого поступает сигнал с пр мо ю

выхода триггера 13. При единичном состо нии триггера 13 (чему соответствует режим работы преобразовател , отображенный на фиг. 5) сигнал с выхода элемента 28 посту- пает на S-вход триггера 30 и вызывает его срабатывание (сигнал Узо на фиг. 5), что приводит к замыканию ключа 22 на период времени t1-t2.

В течение этого промежутка времени 0 сигнал с выхода сумматора 18, равный разности текущего значени  синусоиды U4 и напр жени  Uie поступает на вход пик-детектора 24, фиксирующего максимальное значение указанного разностного сигнала, 5 достигаемое к моменту t2. Возвращение триггера 30 в исходное состо ние производитс  сигналом с инверсного выхода триггера 13. Напр жение U24 суммируетс  в сумматоре 32 с сигналом Uie, суммарный 0 сигнал U32 через замкнутый ключ 34 поступает на вход компаратора 36, в котором сопоставл етс  с управл ющей синусоидой U4. Выходной сигнал Узб компаратора 36 приходит на третий вход распределител  14 5 управл ющих импульсов. На второй половине полупериодов при происходит обратное срабатывание компаратора 20, импульс с выхода дифференцирующей цепочки 26 осуществл ет кратковременное 0 замыкание ключа 38, шунтирующего зар дный элемент (конденсатор) 40 пик-детектора 24, после чего схема возвращаетс  в исходное состо ние. В режимах работы преобразовател , когда в момент первого на 35 полупериоде срабатывани  компаратора 20 на пр мом выходе триггера 13 формируетс  нулевой сигнал, срабатывани  триггера 30 не происходит, переключение компаратора 36 наблюдаетс  в этом случае в моменты 40 равенства сигналов U4 и Uie.

Аналогичным образом осуществл етс  работа второго логического канала управлени , включающего источник 17,,сумматоры 19 и 33. компараторы 21 и 37, триггер 31, 45 дифференцирующую цепочку 27. элемент И 29, пик-детектор 25 и ключи 23 и 35. Выходной логический сигнал этого канала формируетс  в режимах, когда U4 Ui на выходе компаратора 37 и поступает на четвертый 50 вход логического распределител  14 управл ющих импульсов.

Логические уравнени , описывающие комбинационное устройство распределите- л  14, вырабатывающего управл ющие им- 55 пульсы на полностью управл емые вентили TI-TIO силовой схемы,, имеют следующий вид;

. WTI Ul3Ul5 + Ul3lJl5 IJ15. WT2 Ul3Ul5 + Ul3Ul5 Ul5,

WT3 Ul3Ul5 + Ul3Ul5, WT4 Ul3Ul5 +Ul3Ul5. WT5 Ul3Ul5U36U37, WT6 Ul3Ul5U36U37, WT7 Ul3Ul5U36U37. WT8 Ul3Ul5U36lJ37, Wtg Ul3Ul5U36U37. WTio Ul3Ul5U36U37.

Амплитуды сигналов Uie и .Ui7 источников 16 и 17 выбираютс  исход  из требований к спектральному составу выходного напр жени  преобразовател , к диапазону регулировани  преобразовател  по частоте и величине напр жени , эти параметры завис т также от соотношений амплитуд выходных импульсов. Дл  рассмотренного варианта равномерного квантовани  Увых по уровню, когда Ai;A2:A3 1:2:3 выбор Ui6 и Ui7 наиболее целесообразно осуществл ть в соответствии с

выражени ми: Uie U ; Ui7 § , ,

где U4m - максимальна  амплитуда сигнала U4.

С целью получени  на всем диапазоне регулировани  примерно одинаковых длительностей выходных импульсов в качестве генератора управл ющего сигнала UA в системе может быть использован генератор симметричного треугольного напр жени  Функционирование устройства управлени  дл  этого варианта по сн етс  временными диаграммами, представленными на фиг. 6

Таким образом, добавление в схему известного устройства небольшого числа простейших узлов, легко реализуемых на элементах интегральной технологии позвол ет заметно расширить область применени  систем управлени  с интегральным слежением за кривой выходного напр жени  за счет использовани  дл  управлени  преобразовател ми с многоуровневым выходным напр жением, обеспечива  улучшенный гармонический состав выходных сигналов в процессе плавного глубокого регулировани  величины и частоты выходного апр жени  таких преобразователей при лизком к ПОСТОЯННОЙ величине значении абочей частоты силового секционированого трансформатора.

Claims (2)

1. Устройство дл  управлени  вентильым преобразователем со слежением соержащее генератор тактовых импульсов в занный с входами делител  частоты с

g gQ 55

выходами Кг и К2, причем fK, 2 fewx.MH , iK2 - 4 fflbix.MH .где fsbix.MH. - выходна  частота инвертора, и генератора управл ющего сигнала, выход которого подключен к минусовому входу сумматора, плюсовой вход которого св зан с выходом нормированного усилител , предназначенного дл  соединени  с выходом преобразовател  выход сумматора через первую клемму двухпозиционного ключа, а также через логический инвертор и вторую клемму двухпозиционного ключа св зан с интегратором накопительный элемент которого шунтиро- ван ключом, управл юща  цепь двухпозиционного ключа соединена с выходом Ki делител  частоты, выход К2 которого присоединен к входу двухразр дного регистра выход младшего разр да регистра соединен с управл ющей цепью двухпозиционного ключа, а выход старшего разр да - с первым входом логического распределител  управл ющих импульсов, второй вход которого подключен к пр мому выходу счетного триг- 2g гера, два входа счетного триггера св заны с . выходами пороговых узлов, входы которых св заны с выходом интегратора, отличающеес  тем, что, с целью расширени  области использовани  за счет применени  дл  управлени  преобразовател ми с п уровневым выходным напр жением включающими в свой состав силовой секционированный на вторичной стороне трансформатор, первична  обмотка которо- го включена в цепь нагрузки однофазной МОСТОВОЙ инверторной схемы, а к n+l отводом секционированной вторичной обмотки трансформатора подсоединены соответст- .венно нагрузка и п пар встречно-параллель- но включенных вентилей, логический распределитель управл ющих вентилей выполн етс  п+1 входовым, а устройство снабжено п-1 дополнительными каналами каждый из каналов состоит из двух цепей перва  из которых содержит последовательно соединенные источник опорного напр жени , подключенный к минусовому входу первого дополнительного сумматора выход которого через первый дополнитель- ныи ключ св зан с входом пик-детектора выход которого присоединен к первому входу второго дополнительного сумматора второй вход этого сумматора св зан с выхо- дом источника опорного напр жени , выход ,17°™ - ерез второй дополнительный ключ соединен с первым входом первого компаратора, выход которого подключен к соответствующему дополнительному входу распределител  управл ющих импульсов, втора  цепь каждого из дополнительных каналов включает в свой состав второй компаратор, первый вход которого св зан с соответствующим источником опорного напр жени , выход каждого из вторых компараторов св зан с управл ющей цепью соответствующего второго дополнительного ключа и через дифференцирующую цепочку с первым входом соответствующего элемента И, второй вход каждого из которых соединен с пр мым выходом счетного триггера, выход каждого элемента И подключен к S-входу соответствующего RS- триггера, R-выходы которых св заны с инверсным выходом счетного триггера, выходы RS-триггеров присоединены к управ- л ющим цеп м первых дополнительных .ключей, втЬрые входы всех компараторов, а также плюсовые входм первых дополнительных сумматоров св заны с выходом генератора управл ющего сигнала, а выходы дифференцирующих цепочек подсоединены к управл ющим цеп м ключей, шунтирующих накопительный элемент пик-детекторов соответствующих каналов, при этом логические функции, реализуемые распре- делителем управл ющих импульсов и поступающие в форме управл ющих сигналов на вентили Т1-Т4 первичной и I l-j an вторичной стороны преобразовател , записываютс  в следующем виде . WTI Up. WT2 Up,

WT3 UrUp + UrUp,

WT4 UTUP + UiUp,

WVi UTUpUKiUK2...UK(n-l)

WV2 UTUpUKlUK2...UK(n-l)

wV3 UTUpUKiUK2...UK(n-i)

WV4 UTUpUKlUK2...UK(n-l)

W r2n-1 UTUpUKlUK2...UK(n-l) , WV2n UTUpUKiUK2...UK(n-l) ,

где Up, UTiUKi-UK (n-i) -выходные сигналы старшего разр да регистра, счетного триггера и первых компараторов соответствующих дополнительных управл ющих каналов.

2. Устройство по п. 1, отличающее- с   тем, что в качестве генератора управл - . ющего сигнала использован генератор треугольного напр жени .

77

У Td

Фиг. г

%

6

Фиг.з

порп

nopii

Т Опорп

XZ

z

А

iJSbix 1

Т

V

хХЧ./

Фиг. 5

Фиг. В

y nopii

(у ПОР 12

7 /UnopJi