SU1597763A1 - Analyzer of spectrum of parallel action - Google Patents
Analyzer of spectrum of parallel action Download PDFInfo
- Publication number
- SU1597763A1 SU1597763A1 SU884471916A SU4471916A SU1597763A1 SU 1597763 A1 SU1597763 A1 SU 1597763A1 SU 884471916 A SU884471916 A SU 884471916A SU 4471916 A SU4471916 A SU 4471916A SU 1597763 A1 SU1597763 A1 SU 1597763A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- digital
- pulse
- switch
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение может быть использовано в радиотехнике, акустике, медицине. Цель изобретени - повышение точности анализа - достигаетс введением в анализатор спектра коммутатора 25 аналоговых сигналов, счетчиков 5, 6 импульсов, триггера 17, формирователей 15 и 16 импульсов, коммутатора 12 цифровых сигналов, цифрового блока 13 вычитани , блока 14 цифроаналоговых преобразователей с предвключенными регистрами, программируемого блока 7 пам ти и генератора 18 парных импульсов. Анализатор спектра также содержит синтезатор 8 частот, широкополосный дифференциальный усилитель 20, N избирательных каналов, состо щих из подстраиваемых полосовых фильтров 21-23 и амплитудных детекторов 26-28, коммутатор 24 аналоговых сигналов, счетчик 4 импульсов, цифровой осциллограф 30, блок 29 синхронизации, формирователь 3 импульсов сброса, трехполюсные переключатели 1, 2, аттенюатор 19, формирователь 9, синхронный детектор 10 и интегрирующий аналого-цифровой преобразователь 11. 1 ил.The invention can be used in radio engineering, acoustics, medicine. The purpose of the invention is to improve the accuracy of analysis - the introduction of 25 analog signals, 5 counters, 6 pulses, trigger 17, pulse formers 15 and 16 pulses, a digital switch 12, a digital readout unit 13, a digital-to-analog converter box 14 with upstream registers, programmable memory block 7 and generator 18 paired pulses. The spectrum analyzer also contains a synthesizer 8 frequencies, a wideband differential amplifier 20, N selective channels consisting of adjustable band-pass filters 21-23 and amplitude detectors 26-28, a switch 24 analog signals, a pulse counter 4, a digital oscilloscope 30, a synchronization unit 29, shaper 3 reset pulses, three-pole switches 1, 2, attenuator 19, shaper 9, synchronous detector 10 and an integrated analog-to-digital converter 11. 1 Il.
Description
Изобретение относится к информационно-измерительной технике, в частности к области параллельного спектрального анализа и может быть использовано в радиотехнике, акустике, медицине, ультразвуковой Дефектоско пии и эхо-локации, в синтезаторах сигналов замкнутого типа и т.д.The invention relates to information-measuring equipment, in particular, to the field of parallel spectral analysis and can be used in radio engineering, acoustics, medicine, ultrasonic Defectoscopy and echo location, in closed-type signal synthesizers, etc.
Цель изобретения - повышение точ- jq ности анализа.The purpose of the invention is to increase the accuracy of the analysis.
На чертеже приведена структурная схема анализатора спектра параллельного действия. 'The drawing shows a structural diagram of a spectrum analyzer parallel action. ''
Анализатор содержит первый и вто- эд рой переключатели 1 и 2, формирователь 3 импульсов сброса, первый, второй и третий счетчики 4-6 импульсов, программируемый блок 7 памяти, цифроуправляемый синтезатор 8 частот, фор- 20 мирователь 9, синхронный детектор 10, интегрирующий аналого-цифровой преобразователь 1 1 , коммутатор 12 цифровых сигналов, цифровой блок 13 вычитания, блок 14 цифроаналоговых преобраэова- 25 телей с предвключенными регистрами, первый и второй формирователи 15 и 16 импульсов, триггер 17, генератор 18 парных импульсов, аттенюатор 19, широкополосный дифференциальный уси- jq литель 20, первый, К-й и N-й перестраиваемые избирательные фильтры 21-23, первый и второй коммутаторы 24 и 25 аналоговых сигналов, первыйThe analyzer contains the first and second switches 1 and 2, a shaper of 3 reset pulses, the first, second and third counters of 4-6 pulses, a programmable memory unit 7, a digitally controlled synthesizer of 8 frequencies, a shaper of 20, a synchronous detector 10, integrating analog-to-digital converter 1 1, switch 12 of digital signals, digital block 13 of subtraction, block 14 of digital-to-analog converters 25 with upstream registers, first and second formers 15 and 16 pulses, trigger 17, generator 18 pair pulses, attenuator 19, wide axle differential usi- jq divisor 20, the first K-th and N-th polling tunable filters 21-23, the first and second switches 24 and 25 are analog signals, the first
К-й и N-й амплитудные детекторы 26-28 блок 29 синхронизации и цифровой осциллограф 30, при этом входная клемма анализатора спектра параллельного действия соединена с первым входом первого трехполюсного переключателя 1, выход которого подключен к прямому входу широкополосного дифференциального усилителя 20, инверсный вход которого через аттенюатор 19 соединен с выходом цифроуправляемого синтезатора 8 частот, и к которому подключены последовательно соединенные формирователь 9, синхронный детектор 10 и интегрирующий аналогоцифровой преобразователь 11, выход широкополосного дифференциального усилителя 20 подключен к объединенным между собой входам N избирательных каналов, состоящих из последовательно соединенных подстраиваемых полосовых фильтров 21-23 и амплитудных детекторов 26-28.K-th and N-th amplitude detectors 26-28 synchronization block 29 and a digital oscilloscope 30, while the input terminal of the parallel spectrum analyzer is connected to the first input of the first three-pole switch 1, the output of which is connected to the direct input of the broadband differential amplifier 20, inverse input which through the attenuator 19 is connected to the output of a digitally controlled synthesizer 8 frequencies, and to which are connected serially connected shaper 9, a synchronous detector 10 and an integrating analog-digital conversion The device 11, the output of the broadband differential amplifier 20 is connected to interconnected inputs of N selective channels, consisting of series-adjustable tunable bandpass filters 21-23 and amplitude detectors 26-28.
Входы перврго коммутатора 24 аналоговых сигналов подключены к выходам амплитудных детекторов 26-28, выход первого коммутатора 24 аналоговых сигналов соединен с входом цифрового осциллографа 30, вход синхронизации которого подключен к основному выходу блока 29 синхронизации, дополнитель- . ный выход блока 29 синхронизации подключен к счетному входу первого счетчика 4 импульсов, выходы которого соединены с управляющими входами первого коммутатора 24 аналоговых сигналов.The inputs of the first switch 24 of the analog signals are connected to the outputs of the amplitude detectors 26-28, the output of the first switch 24 of the analog signals is connected to the input of a digital oscilloscope 30, the synchronization input of which is connected to the main output of the synchronization unit 29, additionally. the output of the synchronization unit 29 is connected to the counting input of the first counter 4 pulses, the outputs of which are connected to the control inputs of the first switch 24 of the analog signals.
Вход установки нуля первого счетчика 4 импульсов подключен к выходу формирователя 3 импульсов сброса, который соединен с выходом второго трехполюсного переключателя 2, первый вход которого подключен к клемме питания, а второй, как и второй вход первого трехполюсного переключателя 1, соединен с земляной шиной, первый и второй трехполюсные переключатели 1 и 2 объединены по управлению, т.е. их органы ручного управления жестко соединены между собой, между выходами интегрирующего аналого-цифрового преобразователя 11 и управляющими входами полосовых фильтров 21-23 включены последовательно соединенные коммутатор 12 цифровых сигналов, цифровой блок 13 вычитания с предвключенными регистрами и блок 14 цифроаналоговых преобразователей с предвключенными регистрами, управляющий вход коммутатора 12 цифровых сигналов и первый управляющий вход цифрового блока 13 вычитания объединены и подключены к выходу первого формирователя 15 импульсов, инверсный выход триггера 17 соединен с вторым управляющим входом цифрового блока 13 вычитания, прямой выход триггера 17 подключен к входу второго формирователя 16 импульсов, выход которого соединен со счетным входом второго счетчика 5 импульсов и с синхронизирующим входом генератора 18 парных импульсов. Выход последнего подключен к счетному входу третьего счетчика 6 Импульсов, к входу первого формирователя 15 импульсов и к счетному входу триггера 17, входы установки ”0 триггера 17, второго и третьего счетчиков 5 и 6 импульсов объединены и подключены к выходу формирователя 3 импульсов сброса, выходы третьего счетчика 6 импульсов-через программируемый блок 7 памяти соединен с управляющими входами синтезатора 8 частот, выходы второго счетчика 5 импульсов соединены с управляющими' одноименными входами регистров блока 14 цифроаналоговых преобразователей и второго коммутатора 25 аналоговых сигналов. Вход нулевого канала коммутатора' 25 подключен к общей шине, остальные N входов соединены с выходами полосовых фильтров 21-23 соответствующих избирательных каналов. Выход второго коммутатора 25 аналоговых сигналов подключен к сигнальному входу синхронного детектора 10.The zero-setting input of the first 4 pulse counter is connected to the output of the reset pulse generator 3, which is connected to the output of the second three-pole switch 2, the first input of which is connected to the power terminal, and the second, like the second input of the first three-pole switch 1, is connected to the ground bus, the first and the second three-pole switches 1 and 2 are combined for control, i.e. their manual controls are rigidly interconnected, between the outputs of the integrating analog-to-digital converter 11 and the control inputs of the bandpass filters 21-23 are connected in series connected switch 12 of digital signals, a digital subtraction unit 13 with upstream registers and a block 14 of digital-to-analog converters with upstream registers, controlling the input of the switch 12 of the digital signals and the first control input of the digital subtraction unit 13 are combined and connected to the output of the first driver 15 pulse in inverse output flip-flop 17 is connected to the second control input of the digital subtraction unit 13, the flip-flop output line 17 is connected to the input of the second pulse shaper 16, the output of which is connected to the counting input of the second counter 5 with the synchronizing pulses and the input of the generator 18, the paired pulses. The output of the latter is connected to the counting input of the third counter 6 pulses, to the input of the first driver 15 pulses and to the counting input of the trigger 17, the installation inputs ”0 trigger 17, the second and third counters 5 and 6 pulses are combined and connected to the output of the shaper 3 of the reset pulses, outputs third pulse counter 6 — through a programmable memory unit 7 is connected to the control inputs of the frequency synthesizer 8, the outputs of the second pulse counter 5 are connected to the control inputs of the same name in the registers of block 14 of the digital-to-analog converters STUDIO and second switch 25 analog signals. The input of the zero channel of the switch '25 is connected to a common bus, the remaining N inputs are connected to the outputs of the bandpass filters 21-23 of the corresponding selective channels. The output of the second switch 25 of the analog signals is connected to the signal input of the synchronous detector 10.
Анализатор спектра параллельного действия работает следующим образом.The parallel spectrum analyzer operates as follows.
Анализируемый сигнал U (t) подают на первый вход первого трехполюсного переключателя 1, второй вход которого соединен с земляной шиной. В исходном состоянии трехполюсные переключатели 1 и 2 находятся в положении, показанном на фиг.1.The analyzed signal U (t) is fed to the first input of the first three-pole switch 1, the second input of which is connected to the ground bus. In the initial state, the three-pole switches 1 and 2 are in the position shown in figure 1.
При включении трехполюсных переключателей 1 и 2 сигнал 1 поступает на прямой вход широкополосного дифференциального усилителя 20. Напряжение питания Un через трехполюсный переключатель 2 поступает на формирователь 3 импульсов сброса. На выходе последнего формируется сигнал, устанавливающий в 0 триггер 17 и счетчик 4-6 импульсов.When you turn on the three-pole switches 1 and 2, the signal 1 is fed to the direct input of the broadband differential amplifier 20. The supply voltage U n through the three-pole switch 2 is supplied to the shaper 3 of the reset pulses. At the output of the latter, a signal is generated that sets the trigger 17 to 0 and the counter 4-6 pulses.
Код 0, поступающий, например, с выходов третьего счетчика 6 импульсов на входы программируемого блока 7 памяти, обеспечивает появление на выходах блока кода, соответствующего максимальному значению частоты цифроуправляемого синтезатора 8 частот. Этот код поступает на управляющие входы синтезатора 8 частот и обеспечивает синтез сигнала частоты fM(JKC на выходе блока 8. Выходной сигнал синтезатора частот 8 нормированной амплитуды U^H поступает на аттенюатор 19, где ослабляется в К{-раз, т.е. до требуемого уровня U0=UTOW/K ·. Затем ослабленный сигнал поступает на инверсный вход широкополосного дифференциального усилителя 20, где усиливается совместно с входным сигналом 1 в К г раз.Code 0, arriving, for example, from the outputs of the third counter 6 pulses to the inputs of the programmable memory unit 7, provides the appearance on the outputs of the code block corresponding to the maximum value of the frequency of the digitally controlled synthesizer 8 frequencies. This code is fed to the control inputs of the frequency synthesizer 8 and provides the synthesis of the frequency signal f M (JKC at the output of block 8. The output signal of the frequency synthesizer 8 of normalized amplitude U ^ H goes to the attenuator 19, where it is attenuated in K { -times, i.e. to the desired level U 0 = U TOW / K ·. Then, the attenuated signal is supplied to the inverted input broadband differential amplifier 20, which amplifies the input signal together with 1 g of K times.
Усиленные тестовый и анализируемый сигналы поступают на объединенные входы полосовых фильтров 21-23 первого, i-ro и N-ro избирательных каналов соответственно. Одновремен6 но код 0 выходного сигнала первого счетчика 4 импульсов устанавливает первый коммутатор 24 аналоговых сигналов в исходное для опроса положение. С помощью блока 29 синхронизации формируются сигнал синхронизации цифрового осциллографа 30 и сигнал последовательного опроса N каналов анализатора спектра.The amplified test and analyzed signals are fed to the combined inputs of the bandpass filters 21-23 of the first, i-ro, and N-ro selective channels, respectively. At the same time6, but the code 0 of the output signal of the first counter 4 pulses sets the first switch 24 of the analog signals in the initial position for polling. Using the synchronization unit 29, the synchronization signal of the digital oscilloscope 30 and the serial signal of N channels of the spectrum analyzer are generated.
В результате установки второго счетчика 5 импульсов в 0 второй коммутатор 25 аналоговых сигналов устанавливается в положение, соот-. ветствующее подключению аналогового входа синхронного детектора 10 к земляной шине, т.е. обнулению последнего. Одновременно запрещается подача кодов чисел с выхода цифрового блока 13 вычитания на регистры блока 14 цифроаналоговых преобразователей.As a result of setting the second counter 5 pulses to 0, the second switch 25 of the analog signals is set to the position, respectively. corresponding to the connection of the analog input of the synchronous detector 10 to the ground bus, i.e. zeroing the last. At the same time, the supply of codes of numbers from the output of the digital block 13 of subtraction to the registers of the block 14 of digital-to-analog converters is prohibited.
Установка в 0 триггера 17 обеспечивает запуск формирователя 16 импульсов. На выходе последнего формируется импульс длительностью f , достаточной для установления переходных процессов, обусловленных подачей тестового сигнала в избирательные каналы. Задним фронтом выходного импульса блока 16 запускается генератор 18 парных импульсов, а в счетчик 5 импульсов добавляется 1. В результате на выходе счетчика 5 им-'λ пульсов устанавливается код первого канала, обеспечивающий подключение с помощью коммутатора 25 к сигнальному входу синхронного детектора 10 выходного сигнала полосового фильтра 21 первого избирательного канала. Одновременно разрешается запись кода в регистр первого цифроаналогового преобразователя блока 14.Setting the trigger 17 to 0 ensures the start of the pulse shaper 16. At the output of the latter, a pulse of duration f is formed, sufficient to establish transients due to the supply of a test signal to the selective channels. The trailing edge of the output pulse of block 16 starts the paired pulse generator 18, and adds 1 to the counter 5 pulses. As a result, the code of the first channel is established at the output of the counter 5 pulses of λ pulses, which connects the signal input of the synchronous detector 10 of the output signal a band-pass filter 21 of the first selective channel. At the same time, writing the code to the register of the first digital-to-analog converter of block 14 is allowed.
Генератор 18 парных импульсов формирует пару коротких импульсов, разнесенных во времени на £ , достаточное для установления переходных процессов в избирательных каналах при изменении частоты тестового сигнала и преобразования в код выходного сигнала синхронного детектора 11.The pair pulse generator 18 generates a pair of short pulses spaced in time by £, sufficient to establish transients in the selective channels when the frequency of the test signal changes and the synchronous detector 11 is converted to the output signal code.
Указанные импульсы поступают на вход третьего счетчика 6 импульсов. В результате поступления первого импульса пары на выходе счетчика 6 устанавливается код числа 1, который подается на программируемый блок 7 памяти. В соответствии с этим кодом на выходе блока 7 появляется код, устанавливающий первое значение частоты fWr первого тестового сигнала URf (t) синтезатора частот 8. Частота f. тестового сигнала соответствует конечной частоте расстройки влево центральной частоты полосового фильтра 21 первого избирательного.канала.These pulses are fed to the input of the third counter 6 pulses. As a result of the receipt of the first pulse of the pair at the output of the counter 6, the code of the number 1 is set, which is supplied to the programmable memory unit 7. In accordance with this code, at the output of block 7, a code appears that sets the first value of the frequency f Wr of the first test signal U Rf (t) of the frequency synthesizer 8. Frequency f. the test signal corresponds to the final frequency of the detuning to the left of the center frequency of the band-pass filter 21 of the first selective channel.
Частоты f Ηι· и fe· каждой пары тестовых сигналов выбирают за пределами полос пропускания полосовых фильтров, . установленной на уровне 0,707 относительно центральной частоты,, исходя из ослабления амплитуд тестовых сигналов на 30-40 дВ, т.е. f В1-> fe} + +ZJfj/2 и fMi <7 f p.-Z)fj72, где f fi| и f„· - верхняя и нижняя частоты i-йThe frequencies f Ηι · and f e · of each pair of test signals are selected outside the passband of the bandpass filters ,. set at 0.707 relative to the center frequency, based on the attenuation of the amplitudes of the test signals by 30-40 dV, i.e. B1 f -> f e} + + ZJfj / 2 and f Mi <7 f p-Z.) fj72, where f fi | and f „· are the upper and lower frequencies of the i-th
Нт пары тестовых сигналов; χ/lf - полоса пропускания i-го полосового фильтра; foi - центральная частота полосового’ фильтра i-ro избирательного канала.NT pairs of test signals; χ / lf is the passband of the ith bandpass filter; f oi is the center frequency of the band-pass filter i-ro of the selective channel.
Выходной сигнал UH< (t) синтезатора 8 частот через аттенюатор 19 поступает на инверсный вход широкополосного дифференциального усилителя 20. Усиленные анализируемый и первый тестовый сигналы поступают через полосовой фильтр 21, на входы амплитудного и синхронного детекторов 26 и 10 соответственно. Выходной сигнал ' амплитудного детектора 26 пропорциональный амплитудному значению анализируемого сигнала на частоте fe< , поступает на первый вход коммутатора 24 аналоговых сигналов. Выходной сигнал синхронного детектора 10, управляемого сигналом частоты f Hl· и пропорциональный ампитудному значению тестового сигнала UH;(t), ослабленного за счет асимметрии амплитудночастотной характеристики полосового фильтра 21, поступает на вход интегрирующего аналого-цифрового преобра-. зователя 11. С его помощью указанный . сигнал интегрируется (усредняется) и преобразуется в код числа N Н(·.The output signal U H < (t) of the frequency synthesizer 8 through the attenuator 19 is fed to the inverse input of the broadband differential amplifier 20. The amplified analyzed and the first test signals are fed through a bandpass filter 21, to the inputs of the amplitude and synchronous detectors 26 and 10, respectively. The output signal of the amplitude detector 26 is proportional to the amplitude value of the analyzed signal at a frequency f e < , is fed to the first input of the switch 24 of the analog signals. The output signal of the synchronous detector 10, controlled by a frequency signal f Hl · and proportional to the amplitude value of the test signal U H ; (t), attenuated due to the asymmetry of the amplitude-frequency characteristics of the band-pass filter 21, is fed to the input of an integrating analog-to-digital conversion. Calling 11. With his help specified. the signal is integrated (averaged) and converted into a code of the number N Н ( ·.
II
Первый выходной сигнал генерато—. 18 парных импульсов, задержанный время Ό1β первом формирователе импульсов, используется также для управления работой коммутатора 12 цифровых сигналов и регистров цифрового блока 13 вычитания. Время задержки < ΐ0 выбирается из условия надежной записи кода числа N 0Т в регистр блока 13. Первый задержанный импульс разрешает прохождение кода числа N pa на 15The first output signal is a generator. 18 pair pulses, delayed time Ό 1 β of the first pulse shaper, is also used to control the operation of the switch 12 digital signals and registers of the digital subtraction unit 13. The delay time <ΐ 0 is selected from the condition of reliable recording of the code of the number N 0Т in the register of block 13. The first delayed pulse allows passage of the code of the number N pa by 15
30.thirty.
через коммутатор 12 на регистр уменьшаемого цифрового блока 13 вычитания.through the switch 12 to the register of the reduced digital block 13 subtraction.
Одновременно первый выходной сигнал генератора 18 парных импульсов поступает на счетный вход триггера 17, устанавливая его в состояние 1 fia его прямом выходе и состояние 0 на его инверсном выходе. В результате на второй управляющий вход регистров цифрового блока 13 вычитания поступает код ”0, а на первый вход - код ”1 с выхода формирователя 15. Код числа N^. записывается в регистр уменьшаемого цифрового блока 13 вычитания. Прохождение кода числа N^, на выход блока 13 запрещается. Сигнал' логической. 1, поступающий на вход второго формирователя 16 импульсов с прямого выхода триггера 17, не приводит к формированию нового запускающего импульса, так как запускается отрицательным фронтом импульсов.At the same time, the first output signal of the paired pulse generator 18 is fed to the counting input of the trigger 17, setting it to state 1 fia its direct output and state 0 at its inverse output. As a result, the code ”0 is received at the second control input of the registers of the digital subtraction unit 13, and the code” 1 is received from the output of the former 15 at the first input. The code is N ^. written to the register of the reduced digital block 13 subtraction. Passing the code of the number N ^, to the output of block 13 is prohibited. The signal is' logical. 1, received at the input of the second pulse shaper 16 from the direct output of the trigger 17, does not lead to the formation of a new trigger pulse, since it is triggered by a negative pulse front.
Второй выходной сигнал генератора 18 парных импульсов, задержанный на время л0, поступает на счетный вход третьего счетчика 6 импульсов. В результате на выходе счетчика 6 установится код числа 2, который поступает на управляющие входы программируемого блока 7 памяти. В соответствии с этим кодом на;выходе блока памяти появляется·код, устанавливающий второе значение частоты f01 первого тестового сигнала U6r(t) синтезатора 8 частот. Частота f g1 первого тестового сигнала соответствует конечной частоте расстройки вправо центральной частоты полосового фильтра 21.первого избирательного канала.The second output signal of the generator 18 pair pulses, delayed for a time l 0 , is supplied to the counting input of the third counter 6 pulses. As a result, at the output of counter 6, the code of number 2 is set, which is fed to the control inputs of the programmable memory unit 7. In accordance with this code, a code appears on the output of the memory block, which sets the second frequency value f 01 of the first test signal U 6r (t) of the 8 frequency synthesizer. The frequency f g1 of the first test signal corresponds to the final frequency of the detuning to the right of the center frequency of the band-pass filter 21. of the first selective channel.
Выходной сигнал Uei(t) синтезатора частот через аттенюатор 19 также поступает на инверсный вход широкополосного дифференциального усилителяThe output signal U ei (t) of the frequency synthesizer through the attenuator 19 is also fed to the inverse input of the broadband differential amplifier
20. Как и в предыдущем случае, усиленные анализируемый и первый тестовые сигналы поступают через полосовой' фильтр 21 на входы амплитудного и синхронного детекторов 26 й 10 соответственно. Выходной сигнал амплитудного детектора 26, пропорциональный амплитудному значению анализируемого сигнала на частоте f , поступает на первый вход коммутатора 24 аналоговых сигналов. Выходной сигнал синхронного детектора 10, управляемого сигналом частоты ffl1 , пропорциональный амплитудному значению тестового сигнала о20. As in the previous case, the amplified analyzed and the first test signals are fed through a bandpass filter 21 to the inputs of the amplitude and synchronous detectors 26 th 10, respectively. The output signal of the amplitude detector 26, proportional to the amplitude value of the analyzed signal at a frequency f, is fed to the first input of the switch 24 of the analog signals. The output signal of the synchronous detector 10, controlled by a frequency signal f fl1 proportional to the amplitude value of the test signal o
Ug, (t), ослабленного за счет асимметрии амплитудно-частотной характеристики полосового фильтра 21, поступает на вход интегрирующего аналогоцифрового преобразователя 11. С его помощью указанный сигнал интегрируется (усредняется) и преобразуется в код числа Νβ1 .Ug, (t), weakened due to the asymmetry of the amplitude-frequency characteristic of the band-pass filter 21, is fed to the input of an integrating analog-digital converter 11. With it, the indicated signal is integrated (averaged) and converted into the code of the number Ν β1 .
Второй выходной сигнал генератора 18 парных импульсов, задержанный на время С? в первом формирователе 15 импульсов, устанавливает коммутатор цифровых сигналов в состояние, при котором код числа Νβ1 поступает на входы регистра вычитаемого цифрового блока 13 вычитания.The second output signal of the generator is 18 pair pulses, delayed by the time C? in the first pulse shaper 15, sets the digital signal switch to a state in which the code of the number Ν β1 is supplied to the inputs of the register of the subtracted digital subtraction block 13.
Одновременно триггер 17 переводится в состояние логической ”1 на его инверсном выходе. Сигнал логической 1 с инверсного выхода триггера 17 поступает на второй управляющий вход регистров цифрового блока 13 вычитания, на первый вход которого через время ·ί?2 поступает выходной сигнал формирователя 15. В результате разрешается запись кода числа-N01 в· регистр вычитаемого цифрового блока и вщцача результата вычитания, т.е. кода числа N(=N |jf-Ne,, на входы регистра первого цифроаналогового ' преобразователя блока 14.At the same time, the trigger 17 is transferred to the logical state “1 at its inverse output. The logical signal 1 from the inverse output of the trigger 17 is fed to the second control input of the registers of the digital subtraction unit 13, the first input of which after a while · ί? 2 , the output signal of the shaper 15 is received. As a result, the code of the number-N 01 is allowed to be written in the register of the subtracted digital block and the result of the subtraction, i.e. the code of the number N ( = N | jf -N e ,, at the inputs of the register of the first digital-to-analog converter of block 14.
На выходе первого цифроаналогового преобразователя блока 14 появляется сигнал, например напряжение yf=SNf , ; пропорциональное разности кодов числа N H1 и N е,. Это напряжение поступает на управляющий вход первого полосового фильтра 21, подстраивая . его центральную частоту до требуемого значения.At the output of the first digital to analog converter unit 14 a signal appears, for example, the voltage y f = SNf,; proportional to the difference of the codes of the number N H1 and N e ,. This voltage is supplied to the control input of the first band-pass filter 21, adjusting. its center frequency to the desired value.
Задний фронт выходного импульса триггера 17 запускает формирователь 16 импульсов. На выходе последнего формируется импульс длительностью С, . Задним фронтом этого импульса, т.е. через время ¢, , достаточное для установления переходных процессов в избирательном канале, вторично запускают генератор 18 парных импульсов и счетчик 5. В результате на выходё счетчика 5 импульсов устанавливается код второго канала, обеспечивающий подключение с помощью коммутатора 25 выходного сигнала полосового фильтра второго избирательного канала к сигнальному входу синхронного детектора 10. Выходной код счетчика 5 импульсов поступает также на управляющие входы регистров блока 14 цифроаналоговых преобразователей, разрешая запись выходного кода блока 13 вычитания в регистр второго цифроаналогового преобразователя.The trailing edge of the output pulse of the trigger 17 starts the pulse shaper 16. At the output of the latter, an impulse of duration C, is formed. The trailing edge of this impulse, i.e. after a time ¢, sufficient to establish transients in the selective channel, the paired pulse generator 18 and the counter 5 are started for the second time. As a result, the second channel code is set to the output of the 5 pulse counter, which allows the output of the second filter of the band pass filter to be connected to switch 25 the signal input of the synchronous detector 10. The output code of the 5-pulse counter is also supplied to the control inputs of the registers of block 14 of the digital-to-analog converters, allowing recording the output code block 13 subtraction in the register of the second digital-to-analog Converter.
Генератор 18 парных импульсов фор|мирует вторую пару коротких импульсов. Процесс подстройки центральной частоты полосового фильтра второго избирательного канала повторяется аналогичным образом. Емкость счетчика 5 импульсов равна числу избирательных каналов, а емкость счетчика 6 равна удвоенному числу избирательных каналов.An 18 pair pulse generator generates a second pair of short pulses. The process of adjusting the center frequency of the bandpass filter of the second selective channel is repeated in a similar way. The capacity of the counter 5 pulses is equal to the number of selective channels, and the capacity of the counter 6 is equal to twice the number of selective channels.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884471916A SU1597763A1 (en) | 1988-06-22 | 1988-06-22 | Analyzer of spectrum of parallel action |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884471916A SU1597763A1 (en) | 1988-06-22 | 1988-06-22 | Analyzer of spectrum of parallel action |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1597763A1 true SU1597763A1 (en) | 1990-10-07 |
Family
ID=21394643
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884471916A SU1597763A1 (en) | 1988-06-22 | 1988-06-22 | Analyzer of spectrum of parallel action |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1597763A1 (en) |
-
1988
- 1988-06-22 SU SU884471916A patent/SU1597763A1/en active
Non-Patent Citations (1)
Title |
---|
Приборы и системы дл измерений вибраций шума, удара. Справочник./ Под ред. Клюева. - Машиностроение, 1978, с.276, рис.1. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3883870A (en) | System for phase aligning parallel signal processing channels | |
GB1525141A (en) | Band compression device | |
SU1597763A1 (en) | Analyzer of spectrum of parallel action | |
EP0163210B1 (en) | A method and apparatus for controlling signal level gain for dual tone multi-frequency receivers | |
US4231018A (en) | Tone signal detector | |
SU855525A1 (en) | Phasemeter forming device | |
SU1584068A1 (en) | Multichannel random signal generator | |
SU789876A1 (en) | Apparatus for measuring spectral characteristics of electric signals | |
SU1118932A1 (en) | Radio-pulse phase-meer | |
SU883774A1 (en) | Panoramic frequency meter | |
SU1278971A1 (en) | Device for checking magnetic tape recorder | |
SU769484A2 (en) | Device for measuring time-related position of a pulse | |
SU608106A1 (en) | Frequency deviation meter | |
SU519765A1 (en) | Analog-dynamic storage device | |
SU531271A1 (en) | Single-channel pulse amplitude analyzer | |
SU1434551A1 (en) | Device for monitoring signal-to-noise ratio | |
SU792172A1 (en) | Spectrum analyzer | |
SU1597769A2 (en) | Apparatus for tolerance control of transient characteristic of readjustable oscillators | |
SU1413543A1 (en) | Sequential-type spectrum analyzer | |
SU978065A1 (en) | Pulse spectrum analyzer | |
RU1840878C (en) | Digital device for automatic signal amplitude control | |
SU1589382A1 (en) | Automatic gain control device | |
SU801320A1 (en) | Audio call receiver | |
SU555552A1 (en) | Device for compressing the input signal | |
SU936384A1 (en) | Digital pass-band filter |