SU1597757A1

SU1597757A1 - Преобразователь активной мощности в напр жение посто нного тока

Info

Publication number: SU1597757A1
Application number: SU884625820A
Authority: SU
Inventors: Александр Иосифович Абрамов; Елена Юрьевна Горбова; Орест Иванович Чайковский
Original assignee: Предприятие П/Я В-2119
Priority date: 1988-12-26
Filing date: 1988-12-26
Publication date: 1990-10-07

Abstract

Изобретение относитс к электроизмерительной технике и может найти применение при построении быстродействующих преобразователей автоматизированных систем управлени энергообъектами. Целью изобретени вл етс повышение быстродействи и расширение частотного диапазона. Цель достигаетс введением в устройство второго ключа 6, второго интегратора 5, множительно-делительного блока 1, источника 7 опорного напр жени , дифференцирующий цепи 9 и схемы 10 задержки. Формирователь 8, ключ 6, интегратор 5 формируют в первом такте напр жение, подаваемое на вход делител множительно-делительного блока 1, которое во втором такте нормирует сигнал мгновенной мощности, интегрируемый интегратором 2. Длительность каждого такта составл ет половину периода основной частоты измер емой сети. При этом врем всего преобразовани равно периоду сети. Устройство обладает высокой точностью в широком диапазоне входных токов и напр жений, поскольку множительно-делительный блок 1 работает в линейном режиме. Устройство также содержит ключ 3, блок 4 пам ти. 2 ил.

Description

сл

со

1

сл

ФигЛ

Изобретение относитс к электроизмерительной технике и может быть использовано при построении быстро- действуницих преобразователей автома- тизированных систем управлени энергообъектами .

Цель изобретени - повьппение быстродействи и расширение частотного диапазоч.а.

На фиг; 1 приведена схема устройства; на фиг. 2 - временные диаграммы работы его блоков.

Преобразователь содержит множитель 5 но-делительный блок 1 , на рервый и вто рой входы которого подаютс входные

сигналы и, (t) и U(t), пропорциональные входному току и напр жению. Выход

6 проходит на интегратор 5 и интегрируетс за врем , равное половине пеI JtilV-Д v l f- ,

риода, т.е. Т/2 (фиг. 2т). Ни выходе интегратора 5 напр жение в конце полупериода равно

и;

т/2

1 е Т

-

и

о

2 о

где Up - опорное напр жение источника 7 опорного напр жени ; tl- - посто нна времени интегратора 5.

Во втором такте работы в момент по влени сигнала логического нул с выхода формировател 8 ключ 6 размыкаетс , а ключ интегратора 2 размыкаетс несколько позже - на врем за .1

iiLTO nvnnHnMV TOKV И напр жению. JJPIAUM

Г.ГГ„е™ л.о™ а..„а , „о„- .0 f :еГ,Паз1к

ключен к входу первого интегратора 2, выход которого св зан с информационным входом первого ключа 3, выход которого соединен с входом блока 4:пам ти, выход которого вл етс выходом преобразовател . Вход делител множитель- но-делительного блока 1 через второй интегратор 5 соединен с выходом второго ключа 6, информационный вход которого св зан с вьпсодом источника 7 опорного напр жени , управление ключами 3 и 6, а также первым 2 и вторым 5 интеграторами осуществл ет- - с от формировател 8, причем выход

ключ интегратора 5 остаютс разомкнутыми , так как они не реагируют на отрицательный импульс дифференцирующей цепочки 9, после которого на выходе цепочки 9 оп ть по вл етс уровень логического нул (фиг. 2в). I

30

равно:

40

и

вЬ1Х

т/1

т/7

1 V P(t) dt

иГ

1 S

Входные сигналы U,(t) и U2(t) с помощью множительно-делительного блока 1 перемножаютс и дел тс на посто нное напр жение. Выходное напр жение множительно-делительного блока 1 поступает на вход интегратора 2 и интегрируетс в течение интервала

ГоР«РоГа-;в :в сов„„ е„ .пра,л„„- , й Т Г-нПьГдГин- laTfe / SeZp Snr,- .:гра:ора 2 JKOH,. .ак.а напр жение ку 9, С управл ющим входом интегра- тора 2 - через схему Ю задержки, с управл кацим входом второго ключа 6 - непосредственно. Вход формировател 8 соединен с одним из входов множительно-делительного блока 1. Форми- рователь В вырабатаёт импульсы, длительность которых равна требуемому времени усреднени , T.-fe. полупериоду или .периоду частоты входных.сигналов.

Преобразователь работает в два

такта. .

В первом такте ключ 6 и ключ интегратора 2 замкнуты, а ключ 3 и ключ интегратора 5 разомкнуты. Формиро- ватель 8 формирует сигнал логической единицы, длительность которого рав- на полупериоду входного сигнала, если он симметричен (фиг. 2а). Опорное напр жение Uo с выхода источии- ка 7 опорного напр жени через ключ

-г,ггп

.1 t 2|j j p(d, t J TUo C,TU, i

1 0

45

.v Tl-i

Ji

где

L

cr Ш -4-

50

посто нна времени интегратора 2. С приходом сигнала логической единицы с выхода формировател 8 ключ 6 замыкаетс и вновь начин етс формирование сигнала. В этот момент из положительного перепада выходного сигнала формировател 8 посредством дифферен1у1РУмщей цепочки 9 формируетс короткий положительный импульс (фиг. 2в), замьжанщий на это авем

1597757,

т/2

1 е Т

-

и

о

2 о

f :еГ,Паз1к

равно:

0

и

вЬ1Х

т/1

т/7

1 V P(t) dt

иГ

1 S

, й Т Г-нПьГдГи . :гра:ора 2 JKOH,. .ак.а напр жен

-г,ггп

.1 t 2|j j p(d, t J TUo C,TU, i

1 0

, й Т Г-нПьГдГин- .:гра:ора 2 JKOH,. .ак.а напр жение

5

.v Tl-i

Ji

где

L

cr Ш -4-

50

5 15

ключ 3 и ключ интегратора 5 дл ус- тановки начальных условий интегрировани выходного напр жени источни- ка 7 опорного напр жени . При этом выходное напр жение etix интегратора 2 запоминаетс в блоке 4 пам ти, которое передаетс на его вы54од и сохран етс на нем на прот жении последующих двух тактов работы схемы (фиг. 2ж).

Положительный импульс с выхода формировател 8 поступает через схему 10 задержки на управл ющий вход интегратора 2, замыка ключ последнего , причем устанавливаютс нулевые услови интегрировани интегратора 2. Если входные сигналы несимметричны, то длительность первого и второго тактов интегрировани равны периоду измерени входных сигналов, т.е. врем преобразовани преобразовател в этом случае равно двум периодам входного сигнала.

Поскольку в предлагаемом устройстве врем интегрировани и интервал .усреднени задаетс равным полупериоду или периоду входных сигналов формирователем 8, то преобразователь обеспечивает расишрение частотного диапазона входных.сигналов без ухудшени точности.

Блок 4 пам ти необходим дл того, чтобы на входе схемы не было провалов напр жени , т.е., чтобы выходное напр жение было непрерывным аналогом преобразующей мощности. Управление на включение блока 4 пам ти поступает с выхода ключа 3, т.е. информаци в 4 пам ти обновл етс каждьй раз по окончании процесса интегрировани выходного напр жени мно- жительно-делительного блока 1 (фиг.2ж

977576 .

Таким образом, из диаграмм .фиг.-i видно, что врем преобразовани пред лагаемого преобразовател не превыша ет одного периода изменени входных ,

симметричньпс сигналов. Кроме того, предлагаемый преобразователь обладает расширенным частотным диапазоном входных сигналов вследствие примене ,0 ни подстройки времени интегрировани и усреднени под период входных сигналов .

Claims

Формула изобретени

Преобразователь активной мощности в напр жение посто нного тока, содержащий формирователь мгновенной мощности , первый и второй входы которо- 0 го соединены с входами преобразовател , а выход подключен к входу первого интегратора, вьпсод которого через первый ключ соединен с входом блока пам ти, выход которого вл етс вы- 5 ходом преобразовател , формирователь, отличающийс тем, что, с целью повьшени быстродействи и расширени частотного диапазона, формирователь мгновенной мощности выпол- эп нен в виде множительно-делительного блока, вход делител которого через введенные последовательно соединенные второй интегратор и второй ключ подключены к выходу источника опорного напр жени , формирователь своим 35 входом соединен с одним из входов формировател мгновенной мощности, а выходом - с управл ющим входом второго ключа, через дифференцирующую цепь - с управл югр5ми входами второго интегратора и первого ключа, а через схему задержки - с управл ющим вхо- , дом первого интегратора.

a б

Ш

I I

U2

Составитель С.Хромов Редактор Н.Яцола Тетсред М.Дидык | Корректор Т.Малец

Заказ 3050

Тираж 549

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5

Фиг. 2 .

Подписное