SU1583752A1 - Измеритель скорости звука - Google Patents

Abstract

Изобретение касаетс  акустических измерений и может быть использовано дл  измерени  скорости звука в жидкост х. Цель изобретени  - повышение точности измерений за счет исключени  неравномерности пульсаций частоты выходного сигнала. При работе измерител  происход т сравнение времени задержки сигнала в акустическом тракте с длительностью заданного импульса и в зависимости от результата подстройка управл ющего напр жени . В установившемс  режиме происходит чередование сигналов высокого и низкого логических уровней, привод щее соответственно к росту или снижению управл ющего напр жени  на равные величины. 1 з.п.ф-лы, 3 ил.

Description

Изобретение относитс  к области акустических измерений и может быть использовано дл  измерени  скорости звука в жидкост х.

Цель изобретени  - повышение точности измерений скорости звука в контролируемой среде за счет исключени  неравномерности пульсаций частоты выходного сигнала.

На фиг.1 представлена структурна  схема измерител  скорости звука; на фиг.2 - структурна  схема логического элемента; нп фиг.З - временные диаграммы, иллюстрирующие работу измерител .

Измеритель скорости звука содержит последовательно соединенные генератор 1 импульсов, электроакустический преобразователь 2 с отражателем 3, ограничитель 4 импульсов и компаратор 5, логический блок 6 временной селекции, первый формирователь 7 импульсов, дискриминатор 8 длительности, первую 9 и вторую 10 схемы И, первый 11 и второй 12 источники тока, первый 13 и второй 14 коммутаторы и последовательно соединенные интегратор 15, управл емый генератор 16, второй формирователь 11 импульсов, делитель 18 и распреде- литель 19 импульсов.

Вход генератора 1 импульсов подключен к первому выходу распределител  19 импульсов, первые входы первой 9 и второй 10 схем И соединены соответственно с первым и вторым выходами дискриминатора 8 длительности , выходы первой 9 и втоСП

00

со ел

N9

ой 10 схем И соединены соответствен - о с первыми входами первого 13 и торого 14 коммутаторов, вторые ходы которых подключены соответстенно к источникам 11 и 12 тока, выоды первого 13 и второго 14 комутаторов соединены с входом интегратора 15, выход первого формировател  7 импульсов соединен с первым входом дискриминатора 8 длительности и с вторыми входами первой 9 и второй 10 схем И, второй вход дискриминатора 8 длительности подключен к второму выходу распределител  19 импульсов, первый и второй входы первого формировател  7 импу. гьсов соединены соответственно с выходом логического блока 6 временной селекции и с третьим выходом распределител  19 импульсов, а первый, второй, третий и четвертый входы лигического блока 6 временной селекции подключены соответственно к выходам компаратора 5 и делител  18 и к первому и третьему выходам распределител  19 импульсов.

Логический блок 6 временной селекции может быть выполнен в виде последовательно соединенных первого инвертора 20, третьей схемы И 21, второго инвертора 22, триггера 23, четвертой схемы И 24 и третьего инвертора 25, выход которого служит выходом логического элемента 6, выход первого инвертора 20 и вторые входы третьей схемы И 21, триггера 23 и четвертой схемы И 24  вл ютс  соответственно первым, вторым, третьим и четвертым входами логического блока 6 временной селекции. Временные диаграммы 26-30 приведены на фиг.3.

Измеритель скорости звука работает следуюгщм образом.

Выходной сигнал генератора 1 импульсов поступает на пьезоэлемент электроакустического преобразовател  2jпреобразующегоi электрический импульс в ультразвуковой. Ультразвуковой импульс после зондировани  контролируемой среды и отражени  от отражател  3 преобразуетс  преобразователем 2 в электрический сигнал, который через ограничитель 4 импульсов поступает н вход компаратора 5 и с его выхода - на первый вход логического блока 6 временной се- лекции. Далее сигнал с выхода ло

5

0

5

0

5

0

5

0

5

ического блока 6« поступает на пер-. вый выход первого формировател  7 импульсов . Перевод формировател  7 в положение 1 (передний фронт приемного сигнала )осуществл етс  импульсом компаратора 5 при поступлении приемного сигнала через логический блок 6, а возврат в исходное состо ние - импульсом с третьего выхода распределител  19 импульсов. Выходной сигнал формировател  7 поступает на первый (D) информационный вход дискриминатора 8 длительности, а также на вторые входы первой 9 и второй 10 схем И. На второй (С) вход дискриминатора 8 длительности поступает выходной сигнал с аторого выхода распределител  19 импульсов.

Дискримингтором 8 осуществл етс  сравнение времени зондировани  ультразвуковым импульсом контролируемой среды с длительностью импульса на выходе распределител  19. При этом сравниваетс  временное расположение переднего фронта приемного сигнала относительно переднего фронта импульса, формируемого на втором выходе распределител  19 импульсов (задний фронт импульса на первом выходе распределител  19 импульсов). Если передний фронт приемного сигнала опережает во времени передний фронт импульса., формируемого на втором выходе распределител  19 импульсов, то на первом выходе дискриминатора 8 формируетс  сигнал высоксто уровн  (1), а на втором -низкого уровн  (О). В противном случае, на первом выходе дискриминатора 8 формируетс  сигнал низкого уровн  (О), а на втором выходе - высокого уровн  (1).

Сигналы высокого и низкого логических уровней на выходах первой 9 и второй 10 схем И формируютс  лишь при наличии импульса на выходе формировател  7, причем, если передний фронт премного сигнала опережает передний фронт импульса, формируемого на втором выходе распределител  19, то на выходе первой схемы И 9 действует сигнал высокого логического уровн , а на выходе второй схемы И 10 - сигнал низкого логического уровн . В противном случае - наоборот.

Сигнал высокого логического уровн  с выхода схемы И 9 открывает первый коммутатор 13, подключа  выход

5

первого источника 11 тока к входу интегратора 15. Ток источника 11 вызывает рост напр жени  на конденсаторе интегратора с практически посто нной крутизной. При этом на выходе схемы И 10 действует сигнал низкого логического уровн .и второй коммутатор 14-закрыт.

Если передний фронт приемного сигнала отстает от переднего фронта импульса , формируемого на втором выходе распределител  19, то налр - жение на интеграторе 15 убывает с практически посто нной крутизной, так как при этом на выходе схемы И 10 действует сигнал высокого логического уровн , привод щий к отпиранию коммутатора 14 и тем самым к подключению второго источника 12 тока к входу интегратора 15. Конденсатор интегрлтора 15 при этом разр жаетс  током источника 12 тока а коммутатор 13 закрыт. В установившемс  режиме работы измерител  на выходе дискриминатора 3 длительности происходит чередование сигналов высокого и низкого логических уровней, привод щее соответственно к росту или снижению управл ющего напр жени  на выходе интегратора 15 на практически одинаковые величины.

Выхсд интегратора 15 соединен с входом управл емого генератора 16, выходные синусоидальные сигналы которого нормализуютс  вторым формирователем 17 импульсов и в виде пр моугольных импульсов поступают на делитель 18. Сигналы с выхода делител  18 поступают на вход распределител  19 импульсов, задающего последовательность работы функциональных блоков измерител .

Логический блок 6 выполн ет функции временных ворот и обеспечивает прохождение на вход формировател  7 только приемного сигнала. Пр моугольные импульсы 26 (Am .3)se выхода делител  18 поступают на -первый инвертор 20, откуда подаютс  на первый вход третьей схемы И 21, на второй вход которой поступают импульсы 27 с первого выхода (фиг.3).распределител  19. На выходе второго инвертора 22 формируетс  импульс 26, передний фронт которого совпадает с фронтом а. Триггер 23 переходит в новое состо ние (рабочее) по фронту а (26, фиг.З), а возвращаетс  в исход

37526

ное состо ние по фронту б (29, фиг.З).

Триггером 23 и четвертой схемой И 24 обеспечиваетс  -прохождение приемного

сигнала с выхода компаратора 5 на 5 вход формировател  7. Пропуск сигнала схемой И 24 осуществл етс  при рабочем состо нии триггера 23. Приемный сигнал инвертируетс  третьим инвертором 25 и поступает на первый вход формировател  7.

10

5

5

0

Claims (2)

1. Измеритель скорости звука, содержащий последовательно соединенные генератор импульсов, электроакусти - )Ческий преобразователь с отражателем,

ограничитель импульсов к компаратор, 0 «логический блок временной селекции,

первый формирователь импульсов, дискриминатор длительности и последовательно соединенные интегратор, управл емый генератор, второй формирователь импульсов, делитель и распределитель импульсов, первый и второй входы логического блока временной селекции соединены соответственно с выходами компаратора и делител , первый вход первого формировател  импульсов подключен к выходу логического бпока временной селекции , вход генератора импульсов сое- линен с первым выходом распределител  импульсов, первый и второй входы дискриминатора длительности соединены соответственно с выходом первого формировател  импульсов и вторым выходом распределител  импульсов , третий выход которого подключен к второму входу первого формировател  импульсов, отличающийс  тем, что, с целью повышени  точности измерений за счет С исключени  неравномерности пульсаций частоты выходного сигнала, он снабжен первой и второй схемами И, первым и вторым коммутаторами и первым и вторым источниками тока, первые входы первой и второй схем И соединены соответственно с первым и вторым выходами дискриминатора длительности , вторые входы первой и второй схем И подключены к выходу первого формировател  импульсов, первый и второй входы первого и второго коммутаторов соединены соответственно с выходами первой и второй схем И и с выходами первого и второго источки5

0

0

5

ков тока, выходы первого и второго коммутаторов подключены к входу интегратора , а третий и четвертый входы логического блока временной селекции , соединены соответственно с первым и третьим выходами распределител 

импульсов.

i

2. Измеритель по п.отличающийс  тем, что логический блок временной селекции выполнен в

1583752э

виде последовательно соединенных первого инвертора, третьей схемы И, вторе го инвертора, триггера, четвертой схемы И и третьего инвертора, вход первого инвертора и вторые входы третьей схемы И, триггера и четвертой схемы И  вл ютс  соответственно первым, вторым, третьим и четвертым входами логического блска временной селекции, выходом которого  вл етс  выход третьего инвертора4

10

Фиг. 2.

Фиг.З