SU1541594A1 - Arithmetical unit with microprogram control - Google Patents
Arithmetical unit with microprogram control Download PDFInfo
- Publication number
- SU1541594A1 SU1541594A1 SU884457494A SU4457494A SU1541594A1 SU 1541594 A1 SU1541594 A1 SU 1541594A1 SU 884457494 A SU884457494 A SU 884457494A SU 4457494 A SU4457494 A SU 4457494A SU 1541594 A1 SU1541594 A1 SU 1541594A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- register
- inputs
- outputs
- input
- Prior art date
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
Изобретение относитс к области вычислительной техники и может быть использовано при проектировании арифметических устройств вычислительных машин. Цель изобретени - повышение быстродействи основных команд операций делени при одновременном сокращении оборудовани . Устройство содержит арифметико-логический блок, выполненный из N вычислительных чеек и узла ускоренного переноса, шинный формирователь, контроллер состо ний, регистр адреса пам ти, два узла выборки операндов, каждый из которых содержит соединенные мультиплексор адреса и регистр адреса, и блок микропрограммного управлени , состо щий из регистра команд, дешифратора команд, дешифратора прерывани , узла микропрограммного управлени , узла пам ти микрокоманд, первого регистра микрокоманд и узла обработки прерываний, а также св зи между указанными элементами согласно чертежу. Новым вл етс введение в блок микропрограммного управлени регистра адреса микрокоманд, второго регистра микрокоманд, дешифратора битовых сигналов и формировател разр дов частного. В узел выборки операндов введен дешифратор адреса, включенный между вторым выходом мультиплексора адреса и вторым входом регистра адреса. Формирователь разр дов частного содержит дешифратор частного и дешифратор адреса. 9 ил.The invention relates to the field of computing and can be used in the design of arithmetic devices of computers. The purpose of the invention is to increase the speed of the main commands of division operations while reducing equipment. The device contains an arithmetic logic unit made up of N computational cells and an accelerated transfer node, a bus driver, a state controller, a memory address register, two operand sampling nodes, each of which contains a connected address multiplexer and an address register, and a microprogrammed control unit, consisting of a command register, a command decoder, an interrupt decoder, a firmware control node, a microinstruction memory node, a first microcommand register and an interrupt processing node, as well as the connection between -bound elements according to the drawing. New is the introduction in the microprogram control unit of the micro-command address register, the second micro-command register, the bit signal decoder and the private bit generator. The address decoder is inserted into the operand selection node, connected between the second output of the address multiplexer and the second input of the address register. The private bit generator contains a private decoder and an address decoder. 9 il.
Description
Изо.бретение относитс к вычислительной технике и может быть использовано при проектировании арифмети- ческих устройств вычислительных машин .ISO. Brethren is related to computing and can be used in designing arithmetic devices of computers.
Цель изобретени - повышение быстродействи выполнени основных команд и команды делени при одновременном сокращении оборудовани .The purpose of the invention is to increase the speed of execution of basic commands and the division command while reducing equipment.
На фиг.1 и 2 показаны схемы арифметического устройства с микропро % граммным управлением; на фиг.З - структурные схемы первого узла выборки операндов и формировател разр Figures 1 and 2 show diagrams of an arithmetic device with microprocess control; on fig.Z - structural diagrams of the first node of the sample operands and shaper
дов частного; на фиг,4 - формат мик- рокоманды; на фиг.5 - схема организации микропрограммного управлени ; на фиг.6 - временна диаграмма организации микропрограммного управлени ; , на фиг.7 и 8 - алгоритмы делени ; на фиг.9 - содержание алгоритма выполнени цикла Деление.dov private; FIG. 4 shows the microcommand format; Fig. 5 is a diagram of the organization of the firmware control; 6 is a time chart of the organization of the firmware control; , FIGS. 7 and 8, division algorithms; Fig. 9 shows the contents of the Fission cycle execution algorithm.
рифметическое устройство (фиг.1 и 2) содержит арифметико-логический блок 1 (АБ), выполн ющий арифметические и логические операции над опе-с рандами; блок 2 микропрограммного управлени (БМУ), управл ющий работой АБ.Rhymetrical device (Figures 1 and 2) contains arithmetic logic unit 1 (AB), which performs arithmetic and logical operations on rand operatives; microprogram control unit (BMU) unit 2 controlling the operation of the battery.
АБ1 содержит арифметико-логический узел 3 (АЛУ), состо щий из вычислительных чеек 4-7 (1-N) (больших интегральных схем, например, БИС.1804 ВС1); узел 8 ускоренного переноса (2УУП) (БИС 1804 ВР1), служащий дл организации ускоренного переноса между чейками АЛУ; контроллер 9 состо ний (КСС) - (БИС 1804ВР2), служа щий дл св зи сдвиговых элементовAB1 contains arithmetic logic unit 3 (ALU), consisting of computational cells 4-7 (1-N) (large integrated circuits, for example, BIS.1804 BC1); the node 8 accelerated transfer (2UPP) (BIS 1804 BP1), which serves to organize the accelerated transfer between cells of the ALU; 9 states controller (CIL) - (BIS 1804BP2), used for the connection of shear elements
АЛУЗ, управлени сигналами переноса , записью, считывани и модификации признаков состо ни , выработки флага (сигнала передачи управлени ) дл организации ветвлений по микрокоманде; шинный формирователь 10 (ЩФИ), служащий дл организации обмена информацией интерфейсной шине; регистр 11 адреса пам ти (РАЛ), предназначенный дл хранени адреса запоминающего устройства во врем операций выборки или записи информации; первый узел 12 выборки операндов (УВО) и второй узел 13 выборки операндов.ALOUS, control of transfer signals, recording, reading and modifying the signs of the state, generating a flag (control transmission signal) for organizing branches along a microinstruction; a bus driver 10 (SFI), which is used to communicate the interface bus; a memory address register (RAL) 11, for storing a memory address during fetch or write operations; the first node 12 of the sample operands (SVR) and the second node 13 of the sample operands.
Блок 2 микропрограммного управлени (БМУ) содержит регистр 14 команд (РК), служащий дл хранени во врем выполнени каналом информации о команде; дешифратор 15 векторов прерываний (ДШП) - (БИС555РТ7 (2Кх8), перекодировщик кодов векторов прерываний в начальные адреса соответствующих микропрограмм обработки прерываний; дешифратор 16 команд (ДШК), представл ющий собой посто нное запоминающее устройство, дешифрирующее код операций в начальный адрес микропрограммы этой операции; узел 17 микропрограммного уравлени (УМУ) - (БИС1804ВУ4), вырабатывающий следующий адрес микрокманды в зависимости от сигнала ГFirmware control unit (MCU) block 2 contains a command register (RC), which is used to store command information on the channel during execution; 15 interrupt vector decoder (LBD) - (BIS555РТ7 (2Кх8), interrupt vector code transcoder into the initial addresses of the corresponding interrupt processing microprograms; 16 commands decoder (LBD), which is a permanent storage device that decodes the operation code into the microprogram's initial address of this operation ; node 17 of microprogrammed control (UMU) - (BIS1804VU4), generating the following address of microcommand depending on the signal G
10ten
2525
415944415944
управлени (флаг) устройства КСС9; регистр 18 формировани адреса (старшие разр ды), служащий дл хранени адреса микрокоманды во врем выборки ее из узла пам ти; узел 19 пам ти микрокоманд (УПМК) - четыре восьмиразр дные секции ВМС 556РТ16 (8Кх х8); первый регистр 20 микрокоманд (РМК) - конвейерный регистр, служащий дл хранени микрокоманды на врем ее выполнени (32 разр да) синхронно с сигналом второй регистр 21 микрокоманд (РМК) - конвейерный регистр, служа-щий дл хранени микрокоманды и врем ее выполнени (32 разр да) синхронно с сигналом Т; узел 22 обработки прерываний (УОП) - (БИС 585И314), служащий дл управлени приоритетами уровней прерываний, приема сигналов прерываний и формирование их векторов; дешифратор 23 битовых управл ющих сиг- налов (ДШБС), формирователь 24 разр дов частного (ФРЧ), шину 25 данных и шину 26 адреса, источник 27 посто нного тока; вход 28 тактовых пр мых сигналов; вход 29 тактовых инверсных сигналов; вход 30 Установ15control (flag) of the KCC9 device; an address generation register (upper bits) serving to store the address of the microcommand during its retrieval from the memory node; micro-command memory node 19 (UPMK) - four eight-section sections of the Navy 556PT16 (8Kx x8); the first register of 20 micro-instructions (PQM) is a conveyor register used to store the micro-command for its execution time (32 bits) synchronously with the signal; the second register of 21 micro-instructions (PQM) is a conveyor register used for storing the micro-command and its execution time (32 bit) synchronously with the signal T; interrupt processing node (OPS) - (BIS 585I314), which serves to control the priority levels of interrupts, receive interrupt signals and form their vectors; a decoder for 23 bit control signals (DSBBS), a shaper of 24 bits of a private (PSD), a data bus 25 and a bus 26 of address, a source 27 of direct current; 28 clock direct input; input 29 clock inverse signals; input 30 Instal 15
2020
ка.ka
Узел 12 содержит (фиг.З) мультиплексор 31 адреса, дешифратор 32 адреса и регистр 33 адреса и отличаетс от узла 13 наличием дешифратора 33 адреса. Формирователь разр дов частного содержит дешифратор 34 адреса и дешифратор 35 частного, вход 36 логической 1, вход 37 логического О.The node 12 contains (FIG. 3) the address multiplexer 31, the address decoder 32 and the address register 33, and is distinguished from the node 13 by the presence of the address decoder 33. The private bit shaper contains the address decoder 34 and the private decoder 35, the input 36 is logical 1, the input 37 is logical O.
Дл синхронизации временных процессов информаци об адресе микрокоманды на выходе регистра 33 должна быть синхронна с работой АЛУ 3. С этой целью прием адреса по входу РА стробирован синхроимпульсом Т, стро- бирующим и работу АЛУ 3.In order to synchronize time processes, the address information of the microcommand at the output of register 33 must be synchronous with the operation of ALU 3. For this purpose, the reception of the address at the RA input is gated with a clock pulse T, which also blocks the operation of ALU 3.
Дешифратор 32 нулевого разр да адреса (ДША) узла 12 эмулирует нулевой разр д адреса d в зависимости от входных сигналов С1-СЗ по формулеThe decoder 32 zero-bit address (LAD) node 12 emulates the zero-bit address d depending on the input signals C1-SZ by the formula
d - (С, где С,, С иd - (C, where C, C and
С2) СЭ,C2) SC,
С3C3
входы дешифратора 32; - выход дешифратора 32.the inputs of the decoder 32; - the output of the decoder 32.
515А515A
Таблица истинности состо ний входных и выходных сигналов ДША 32 I представлена в табл.1.The truth table of the states of the input and output signals of the DSHA 32 I is presented in Table 1.
Таблица 1 С,J Сг СзTable 1 C, J Cr Sz
Примечание. X соответствует любому значению (0 или 1); ДША 34 служит дл устранени генерации за счет положительной обратной св зи входов и выходов регистров сдвигателей РОН и Q АЛУЗ.Note. X matches any value (0 or 1); The DSHA 34 serves to eliminate the generation due to the positive feedback of the inputs and outputs of the shift registers POH and Q ALU.
На входах 1-4 дешифратора 34 реализована комбинаци кода 0110 с посто нным источником тока (+5В).At inputs 1-4 of the decoder 34, a combination of code 0110 with a constant current source (+ 5V) is implemented.
В каждой команде Деление (фиг.З под управлением РОН АЛУ 3 старшего разр да регистра-сдвигател (выход 9 чеек 4 АЛУ 3), содержащего значение 16 (старших из 32-х) разр дов делимого остатка, эмулируетс четный/нечетный адрес РОН АЛУ 3 согласно табл.2.In each command, the division (Fig. 3 under the control of RON ALU 3 of the highest bit of the shift register (output 9 cells 4 ALU 3) containing the value 16 (the oldest of the 32 bits) of the divisible remainder, the even / odd address of RON ALU is emulated 3 according to table 2.
Таблица 2table 2
Эмулируемое значение адреса РОНEmulated RON address value
О 1About 1
Четное (14) Нечетное (15)Even (14) Odd (15)
Примечание. Исходное значение РОН АЛУ 3, указанное в микрокомандах цикла делени нечетное, например 15.Note. The initial value of RON ALU 3 specified in the microcommands of the division cycle is odd, for example, 15.
Формат микрокоманды предложенного АУ показан на фиг.З. Слово микроко- манды содержитс в регистрах РМК 20, РМК 21 (0-31 и 32-63-й разр ды микрокоманды соответственно) . Разр ды в регистрах объедин ютс в пол управлени устройств (всего дев ть полей). Количество полей микрокоманды (0-63) соответствует разр дности выходов блоков регистров РМК 20 и РМК 21.The format of the microcommand of the proposed AU is shown in FIG. The word microcommand is contained in the registers RMK 20, RMK 21 (0-31 and 32-63rd bit of microcommand, respectively). Register bits are combined into device control fields (a total of nine fields). The number of microcommand fields (0-63) corresponds to the size of the outputs of the blocks of the registers RMK 20 and RMK 21.
59465946
Пол управлени регистра РМК 20 (0-31-й разр ды микрокоманды): первое поле управлени (23-31-й разр ды МК) - управление функци ми АЛУ 3; второе поле управлени (20-22-й разр ды МК) - управление загрузкой начальных адресов микропрограмм команд (ДШК 16), векторов микропро- 0 грамм обработки прерываний (ДШП 15), обратных адресов микрокоманд (РМК 20); третье поле управлени (12-15-й разр ды МК) - управление приемом данных ШФИ 10 с шины интерфейса 25; 5 четвертое поле управлени (16-19-й разр ды МК) - управление функци ми формировани адреса микрокоманды УМУ 17; п тое поле управлени - формирование микрокоманды трех парал- 0 лельных форматов; первый формат (0-11-й разр ды МК) Адрес - формирование константы адреса УМУ 17; второй формат (0-8-й разр ды МК) I Константа - формирование констан- 5 ты как операнда АЛУ 3;третий формат (0-4-й разр ды МК) Сдвиг - формирование функций сдвигов КСС 9.The control field of the PMK 20 register (0–31st digit of the microcommand): the first control field (23–31st digit of the MC) - control of the functions of the ALU 3; the second control field (20–22th bit of the MK) - management of loading the initial addresses of microprograms of commands (ASC 16), vectors of microprograms of interrupt processing (SSP 15), return addresses of microinstructions (RMK 20); the third control field (12th to 15th bits of the MC) is the control of receiving data from the ShFI 10 from the interface 25 bus; 5, the fourth control field (16th to 19th bits of the MC) —controls the functions of forming the address of the CMD microcommand 17; the fifth control field is the formation of microcommands of three parallel formats; the first format (0-11th digit of the MC) Address - the formation of the address constant of UMU 17; the second format (0-8th bit of MK) I Constant - formation of a constant as operand of ALU 3; the third format (0-4th bit of MK) Shift - formation of functions of shifts KCC 9.
Использование многоформатности микрокоманды (употребление отдельных разр дов и полей (слова) микрокоманды дл формировани функций разр дов и полей (слова) микрокоманды дл формировани функций управлени различных устройств) позвол ет совратить необходимую длину слова микрокоманды. Например, в рассматриваемой структуре БМУ необходима длина слова микрокоманды сокращаетс по 15 разр дов.The use of multi-format microcommands (the use of individual bits and microcommand fields (words) to form the functions of bits and microcommand fields (words) to form the control functions of various devices) allows the required word length of the microcommand to be diverted. For example, in the considered structure of the BMU, the length of the microcommand word is shortened by 15 bits.
Пол управлени регистра РМК 21: первое поле управлени - управление узлами 12 и 13 АЛУ 3 (48-59-й разр ды МК) - раздел етс на управление узла 12 (48-53-й разр ды МК), 5 на управление узла 13 (54-59-й разр ды МК), 50-53-й и 56-59-й разр ды МК первого пол участвуют в выборе номера регистра через порты А и В АЛУ 3 и 48, 49 и 54, 55-й разр ды 0 МК в выборе источника операнда в АЛУ 3; второе поле управлени - управление ДШБ 23 (60-63-й разр ды МК), служащие дл формировани шестнадцати битов признаков управлени е микрокоманды; третье поле управлени - управление записью признаков состо ни и формировани флага КСС 9 (32-44-й разр ды МК); четвертое поле управлени - формирование при0The control field of the PMK 21 register: the first control field — the control of nodes 12 and 13 of the ALU 3 (48–59th bit of the MC) - is divided into the control of node 12 (the 48–53th level of the MC), 5 per control of the node 13 (54-59th bit of the MK), 50-53th and 56-59th of the first-floor MC are involved in choosing the register number through ports A and B of ALU 3 and 48, 49 and 54, 55th bit dy 0 MK in the choice of the source of the operand in ALU 3; the second control field is the BCB 23 control (60-63rd bit of the MC), which are used to form sixteen bits of the micro-command control features; the third control field is the management of the recording of the signs of the state and the formation of the KCC 9 flag (32–44th bit of the MC); fourth control field - formation when
5five
00
715715
знаков интерфейса, служащих сигналами сопровождени информации интерфейса и управлени работой ШФИ10 и PAII11 (45-47-й разр ды МК) .interface characters that serve as interface information support signals and control the operation of SHFI10 and PAII11 (bit 45–47 of the MC).
В структурной схеме организации микропрограммного управлени (фиг,5) показаны взаимосв зи основных потоков информации УСУ 2 и A3 1 между блоками УМУ 17, РАЖ 18, УПМК 19, РМК 70 „ РМК 21 узлов 12 и 13, АЛУ 3 и КСС 9.In the block diagram of the organization of the firmware control (FIG. 5), the interrelationships of the main information flows of the UKS 2 and A3 1 between the blocks of the UMU 17, RAY 18, UPMK 19, RMK 70 and RMK 21 nodes 12 and 13, ALU 3 and KCC 9 are shown.
С выхода УМУ 17 по 12-разр дной шине адрес микрокоманды поступает на первую группу входов РАМК 18. Код адреса микрокоманды фиксируетс передним фронтом строба Т по первому входу РАМК 18. Временный строб Т - сигнал с периодом 0,5 мкс, скважностью 2. Временной сигнал Т - инверсный сигнал Т.From the output of the CMD 17 to the 12-bit bus, the address of the microcommand enters the first group of inputs of the RAMK 18. The address code of the microcommand is fixed by the leading edge of the strobe T via the first input of the RAMK 18. The temporary strobe T is a signal with a period of 0.5 µs and a duty cycle of 2. Time signal T is an inverse signal T.
С выхода РАМК 18 12 старших разр дов адреса с микрокоманды поступают на вход узла 19. Туда же подсоединен сигнал Т; вл ющийс в этом случае нулевым (младшим разр дом адреса). Поэтому за период прохо&де- ни сигнала Т дважды будет выбиратьс из узла 19 информаци по 32-разр дной шине по нечетному, а затем по (четному адресу. Считанна информаци |из УПМК 19 записываетс на первые группы входов регистров РМК 20 и РМК 21 в момент переднего фронта сигналов Т и Т, поступающих на первые входы регистров. Информаци с первой группы выходов РМК 21 о выборе источников операндов, сдвинута на полтакта вперед относительно такта работы АЛУ 3, поступает на входы МПА узлов 12 и 13 и синхронизируетс стробом Т.From the output of the RAMK 18, the 12 most significant bits of the address come from the microcommand to the input of the node 19. The T signal is also connected there; which is zero in this case (lower-order bit address). Therefore, during the period of passage of the signal & T, the information from the 32-bit bus on odd and then on (even address. Read information | from TPCM 19 is written to the first groups of inputs of the registers RMK 20 and RMK 21 at the time of the leading edge of the signals T and T arriving at the first inputs of the registers.The information from the first group of outputs of the RMK 21 about the choice of sources of operands is shifted forward to the tact of the ALU 3 operation, is fed to the inputs of the MPA of nodes 12 and 13 and is synchronized by the gate T.
С выбранными узлами 12 или 13 по четырехразр дным входам адреса чеек 4-7 операндом производ тс арифметические и логические операции в АЛУ 3. Результатом операций вл етс выборка признаков состо ни с выходом признака состо ний чеек АЛУ 3, поступающих, соответственно на входы признаков услови перехода КСС 9 дл хранени и модификации .With the selected nodes 12 or 13, arithmetic and logical operations in ALU 3 are performed on the four-bit addresses of the addresses of the cells 4-7 with the operand. The operation results in a selection of status indications with an output of the status indication of the ALU 3 cells. KCC 9 for storage and modification.
Результатом после обработки сигналов состо ни на 13-разр дной шине (треть группа выходов РМК 21), поступающих на вход микрокоманд КСС 9, вл етс выработка сигнала F на выходе услови перехода КСС 9, посту5948The result after processing the signals on a 13-bit bus (the third group of outputs of the RMK 21) arriving at the input of microcommands KCC 9 is the generation of a signal F at the output of the transition condition KCC 9, post 5948
лающего в узел 17 на вход (CL). При выработке сигнала F с выхода КСС 9 информаци по 12-разр дной шине сbarking in node 17 at the entrance (CL). When generating a signal F from the output of the KCC 9, information on a 12-bit bus with
п той группы выходов РМК 20 проходит по первой группе входов в узел 17 как информаци следующего адреса МК. В случае отсутстви сигнала F от КСС 9 12-разр дный адрес из УМУ 17The fifth group of outputs RMK 20 passes through the first group of inputs to node 17 as information of the next address MK. In the absence of an F signal from the KCC 9, the 12-bit address from the CMD 17
Q формируетс в зависимости от кодовой комбинации на 4-разр дной шине входов в узел 17.Q is formed depending on the code combination on the 4-bit bus of the inputs to node 17.
Рассмотрим сущность взаимодействи блоков 1 и 2.Consider the essence of the interaction of blocks 1 and 2.
Начало работы инициируетс сигналом Установка, поступающим на вход РМК20, по которому адрес микрокоманды с п того выхода регистра 20 записываетс синхронно с сигналом The start of operation is initiated by a signal set at the input of the PMK20, according to which the address of the microcommand from the fifth output of the register 20 is recorded synchronously with the signal
Q Т за два такта через узел 17 в РАМК 18. Это и вл етс исходным состо нием дл начала работы устройства.Q T in two cycles through node 17 in PAMK 18. This is the initial state for starting the operation of the device.
Адрес МК формируетс на входе узла 19 последовательно за периодThe address of the MC is formed at the input of the node 19 sequentially for the period
5 сигнала Т дважды: в нечетный и четный полупериоды, отличающиес между собой на единицу младшего разр да. Информаци , выбранна по нечетному адресу записываетс в РМК 21 по сиг0 налу Т,а по четному в РМК 20 - по сигналу Т. Информаци , хран ща с в регистре РМК 20, управл ет работой АЛУ 3. Номер регистра общего назначени (РОН) АЛУ 3 вырабатываетс 5 T signals twice: in odd and even half periods, differing by one of the least significant bit. The information selected at the odd address is recorded in the RMK 21 by the signal T, and even in the RMK 20 by the signal T. The information stored in the register of the RMK 20 controls the operation of ALU 3. The number of the general register (RON) ALU 3 is produced
c узлами 12 и 13 синхронно сигналу Т. Пунктирами на фиг.4 показано прохождение информации одновременно дл трех последовательных значений следующего адреса микрокоманд (А А + 1, А + 2).c nodes 12 and 13 synchronously to the signal T. The dotted lines in Fig. 4 show the passage of information simultaneously for three consecutive values of the next address of microcommands (А А + 1, А + 2).
В момент интервала времени X происход т следующие действи .At the time interval X, the following actions occur.
Под управлением регистров 20 и 21 выполн ютс арифметические или логи-Under the control of registers 20 and 21, arithmetic or logic
5 ческие операции в АЛУ 3 дл Ж А, формируютс по ее результатам признаки слова состо ни процесса и записываютс по концу интервала времени в КСС 9, Под управлением ре- гистра РАМК 18 и признака Т дважды выбираютс (нечетный, затем четный адрес МК А+1) информаци из ЗУМК 19 и по окончании интервала времени X записываетс соответственно в РМК 21 (нечетный адрес) и РЖ 20 (четный адрес). Под управлением 4-раэ- р дной шины с четвертой группы выходов РМК 20 в УМУ 17 формируетс следующий адрес выборки микрокомандыThe 5 ces operations in ALU 3 for F A are formed from its results, signs of the word process state and are recorded at the end of the time interval in CSC 9, Under the control of the PAMC 18 register and T sign, two times are selected (odd, then the even address MK A + 1) the information from the ZUMK 19 and at the end of the time interval X is recorded, respectively, in the RMK 21 (odd address) and RJ 20 (even address). Under the control of a 4-raster tire from the fourth group of outputs of the RMK 20, the following address of the micro-command is formed in CMD 17
00
9191
А+2 и по окончании интервала времени X записываетс в РАМК 18.A + 2 and at the end of time interval X is recorded in RAMK 18.
Динамику формировани следующего адреса микрокоманды, работу АПУ и КОС по сн ет временна диаграмма, представленна на фиг.6, на которой по вертикали обозначены сверху вниз номера циклограмм, по горизонтали - длительности и виды циклограмм с выделением интервала времени X.The dynamics of the formation of the next microcommand address, the operation of the AAP and CBS is illustrated by the timing diagram presented in Fig. 6, in which the numbers of cyclograms are vertically marked from top to bottom, horizontally the duration and types of cyclograms with the selection of time interval X.
На циклограммах 1 и 2 показана последовательность синхроимпульсов Т и Т, синхронизирующих работу устройства . На циклограммах 1-10 рассмотрена работа последовательности микрокоманд от А-1 до А+5.The cyclograms 1 and 2 show the sequence of sync pulses T and T, synchronizing the operation of the device. On cyclograms 1-10, the work of the sequence of micro-instructions from A-1 to A + 5 is considered.
Предположим, что момент времени X соответствует выполнению микрокоманды А по циклограмме 5 в АЛУ 3.Suppose that the time X corresponds to the execution of micro-command A according to the sequence diagram 5 in ALU 3.
Тогда в регистре РМК 20 (циклограммы 3 и 4) существует информаци , управл юща работой А-й микрокоманды , а в регистре РМК 21 в течение первого полупериода существует информаци дл А-й микрокоманды, а в течение второй половины периода - дл А+1-й микрокоманды. Б то же врем под управлением РАМК 18, содержащим информацию о номере микрокоманды А-Н (циклограмма 9), выбираетс из УП 19 (циклограмма 7) нечетный , а затем четный адрес А+1-й микрокоманды .Then in the register of PMK 20 (cyclograms 3 and 4) there is information controlling the operation of the A-th micro-command, and in the register of RMK 21 during the first half-period there is information for the A-th micro-command, and during the second half of the period - for A + 1 microcommand. At the same time, under the control of PAMC 18, containing information on the number of microcommand A – H (sequence diagram 9), the odd number and then the even address of the A + 1th micro command are selected from the unitary program 19 (sequence diagram 7).
Выбранна информаци , соответствующа А+1-й микрокоманде, из УПМК 19 по нечетному адресу записываетс в РМК 21 (циклограмма 4) и по четному адресу - в РМК 20 (циклограмма 3). Номер РОН АЛУ 3, содержащий операнд, необходимый дл выполнени операции АЛУ, хранитс в узле 12 или 13 синхронно с работой АЛУ 3 (циклограмма 10).The selected information, corresponding to the A + 1st micro-command, from UPMK 19 at an odd address is recorded in the PMC 21 (cyclogram 4) and at an even address - in the CMC 20 (cyclogram 3). The RON ALU 3 number, containing the operand required to perform the ALU operation, is stored in node 12 or 13 in synchronization with the operation of ALU 3 (sequence diagram 10).
Из временной диаграммы (фиг.6) и структурной схемы организации управлени (фиг.5) видно, что в предложенной схеме реализован конвейер на 2 выработки следующего адреса микрокоманды, т.е. когда выполн ютс действи под управлением микрокоманды А в АЛУ 3, под управлением РАМК 18 выбираетс из УПМК 19 информаци А+1-й микрокоманды, а в УМУ 17 вырабатываетс адрес А+2-й микрокоманды. Совмещение процесса выработки.следующего адреса дл микрокоманд А, А+1, А+2 создает воз1594 From the timing diagram (Fig. 6) and the block diagram of the control organization (Fig. 5), it can be seen that the proposed scheme has a conveyor for 2 outputs of the next microcommand address, i.e. when actions are performed under the control of micro-command A in ALU 3, under control of the CAMA 18, information A + 1 of the micro command is selected from UPMK 19, and the address of A + 2 micro-command is generated at CMD 17. Combining the production process. The following address for microinstructions A, A + 1, A + 2 creates an opportunity
10ten
5five
можность значительного сокращени времени его выполнени .The possibility of a significant reduction in its execution time.
Двукратна выборка из УЛМК за один такт позвол ет в два раза сокра- тить количество микросхем УПМК 19. Временной такт (при двукратной выборке информации из ЗУМК 19) уменьшаетс с Т 300 не до Т 250 не Q в конкретном примере реализации.Twice sampling from ULMK in one cycle reduces the number of UPMK microcircuits by one half. The time cycle (if information is doubled from ZUMK 19) is reduced from T 300 not to T 250 not Q in a specific implementation example.
На фиг.7 и 8 приведены алгоритмы выполнени операции делени (способ делени - без восстановлени остатка).Figures 7 and 8 show the algorithms for performing the division operation (the division method is without restoring the remainder).
Оператор 1 выполн ет следующие действи : устанавливает необходимое число циклов (равное количеству разр дов делител в счетчике циклов УМУ 17; из внешней пам ти выбирают- 0 с значени делимого (двойной длины - 32 разр да) и делител (16 разр дов ) ; делимое размещаетс в реги- страх-сдвигател х РОН и РАЛУ 3; делитель в другом регистре РОН АЛУ 3. 5 Операторы 2 и 3 по значению делител Y 0 или делимого X 0 передают управление на выполнение действий оператора 12, формирующего признаки слова состо ни по резуль- 0 татам выполнени операции делени , при значени х операндов Y 0,X f О передаетс управление на оператор 4.Operator 1 performs the following actions: sets the required number of cycles (equal to the number of digits of the divider in the cycle counter of the DMD 17; choose from the external memory 0 from the value of the dividend (double length 32 bits) and the divider (16 bits); dividend placed in the RON and RANU 3 shift control registers; the divider in another RON ALU 3 register. 5 Operators 2 and 3, by the value of divider Y 0 or divisible X 0, transfer control over the execution of operator 12 actions that form the status word - 0 tatam divide operation, with Cheney operands x Y 0, X f O is transmitted by the operator control 4.
Оператор 4 по значению старшего знакового разр да делител передает управление на оператор 5 в случае Зн Y 1, или на оператор 6 в случае Зн Y 0.Operator 4 by the value of the most significant bit of the divider transfers control to operator 5 in the case of Zn Y 1, or on operator 6 in the case of Zn Y 0.
Оператор 5 выполн ет подготовительные операции по размещению в Q двух соседних регистрах РОН АЛУ значени делител так, чтобы в выбранном номере - четном размещалс пр мой код делител , а в нечетном - дополнительный. Оператор 6 выполн - с ет действи , обратные действи м оператора 5, т.е. в нечетный РОН АЛУ записываетс дополнительный, а в четный пр мой код делител . Оператор 7 выполн ет действи первого Q такта делени , после чего производитс анализ результатов выполнени действи первого такта оператором 8. Operator 5 performs preparatory operations on placing in Q two adjacent registers of the RON-ALU divider value so that the selected divisor number contains the direct divider code and the odd-numbered code is additional. Operator 6 performs the same operations as operator 5, i.e. the additional divider is written into the odd RON ALU, and the even divider is written into the even direct code. The operator 7 performs the actions of the first Q dividing cycle, after which the results of the first cycle are analyzed by the operator 8.
В случае некорректности делени (переполнение разр дной сетки 16-раз- с р дного результата делени ) передаетс управление оператору на формирование признаков выполнени операции, иначе выполн ютс остальные такты делени операторами 9-11 (анализIn the event of division incorrectness (overflow of the 16-bit-wide dividing result of the dividing grid), the control is transferred to the operator for the formation of signs of the operation, otherwise the remaining division steps are performed by operators 9-11 (analysis
5five
1 one
условий некорректности делени здесь и далее не рассматриваютс ).the conditions for the division inaccuracy are not considered hereinafter).
Рассмотрим отдельно цикл делени (фиг.9).Consider separately the division cycle (Fig.9).
В устройстве все действи указанных операторов выполн ютс операторами 9 и 10 (фиг.8), представл ющими собой две микрокоманды. Действи этих микрокоманд включают сложение остатка и делител ; вычитание из остатка делител .In the device, all actions of these operators are performed by operators 9 and 10 (Fig. 8), which are two microcommands. The actions of these microinstructions include the addition of a residue and a divider; subtraction from the remainder of the divider.
Эти действи выполн ютс в зависимости от значений знаков делител и старшего разр да делимого (остатка ) согласно табл.3.These actions are performed depending on the values of the divider signs and the highest bit of the dividend (remainder) according to Table 3.
Таблица 3Table 3
154159412154159412
ходный разр д регистра РАПУ согласно табл.4.RAPU register register according to Table 4.
10ten
Т аT a
лицаfaces
Т аT a
лицаfaces
Примечание. Старший разр д делимого (остатка) анализируетс после действий в предыдущем такте делени .Note. The highest bit of the dividend (remainder) is analyzed after the actions in the previous division cycle.
В микрокоманде цикла делени указан нечетный адрес РОН той пары регистров РОН, в которых предварительно оператором 5 или 6 были сформированы пр мые или дополнительные коды делител . Поэтому, учитыва в микрокомандах нечетный адрес одного из них, позвол ют узлу 12 по старшему разр ду делимого (вход 4) и признаку делени (вход 5) выбирать нужный операнд (делитель) в пр мом или дополнительном коде дл выполн емых микрокомандами действий сложени .In the microcommand of the division cycle, the odd RON address of the pair of RON registers is specified, in which the forward or additional divisor codes have been generated by the operator 5 or 6. Therefore, taking into account the microcommands the odd address of one of them, allow node 12 to select the desired operand (divider) in the forward or additional code for the add-in microcommands for the subdivision of the dividend (input 4) and the division sign (input 5).
Одновременно полученный результат в регистрах - сдвигател РОН (.остаток) и младшие разр ды делимого (регистр Q) двигаютс влево на один разр д. Но значению сдвигаемого влево старшего разр да РОН (остатка ) и фиксированного в РК знаке делител формирователем разр дов частного ФРЧ24 и КСС 9 вырабатываетс разр д частного и записываетс в освободившийс при сдвиге влево исAt the same time, the result obtained in the registers — the RON shifter (.degree) and the lower bits of the dividend (register Q) move left one bit. But the value of the older bit of the RON (remainder) and the sign of the PDD24 fixed in the Republic of Kazakhstan and the KCC 9 is generated by the bit private and is written into the isp
Формирование разр дов частного в КСС9 производитс ФРЧ24 за счет коммутации функции сдвига (коды 0110 или 0111), измен значение младшего разр да функции.The formation of the bits of the quotient in the KCC9 is performed by FDF24 by switching the shift function (codes 0110 or 0111) by changing the value of the least significant bit of the function.
Коды управлени функци ми сдвига соответствуют видам сдвига (табл.5).Shift control codes correspond to the types of shift (Table 5).
3535
Таблица 5 Вид сдвигаTable 5 Type of shift
Код сдвигаShift code
00
01100110
Per.РОН 15 ОPer.RON 15 O
Per. 15 ОPer. 15 o
О Разр дAbout raz d
«-{ Остаток |«- Частное-частного"- {Balance |" - Private-Private
Per. РОНPer, 1Per. RONPer, 1
0111 15 015 О0111 15 015 O
Остаток -)Частное |«- Balance -) Private | "-
Функци сдвига 0110 указываетс в каждой микрокоманде цикла Деление . Младший разр д функции сдвига коммутируетс в ФРЧ24. Цикл Де- ление выполн етс за счет повторени (-Ј2)The shift function 0110 is indicated in each microcommand of the Divide cycle. The lower order bit of the shift function is switched in HDF24. The division cycle is performed by repeating (-Ј2)
раз двух микрокоtime two microco
манд, где N - число разр дов делител ) .mand, where N is the number of bits of the divider).
Перва микрокоманда цикла Деление производит декремент (вычитание ) содержимого регистра-счетчика циклов БМУ и сравнение полученногоThe first microcommand of the division cycle performs decrement (subtraction) of the contents of the register of the counter of cycles of the BMU and the comparison of the obtained
13. 113. 1
результата с нулем. Если N ф 0 происходит передача управлени на повторение микрокоманды, если N 0 передаетс управление на оператор 12.result with zero. If N 0 0, a transfer of control for the repetition of a micro-command occurs, if N 0 is transferred to operator 12.
Таким образом, цикл Делени заключаетс в выполнении циклически двух микрокоманд (при организации конвейера выборки следующего адреса микрокоманды с модулем два), в каждо из которых происходит формирование одного разр да частного. В итоге за цикл делени формируютс два разр да частного.Thus, the Dividing cycle consists in performing two micro-commands cyclically (when organizing a pipeline of sampling the next micro-command address with module two), in each of which one bit of a particular bit is formed. As a result, for the division cycle, two bits of the private are formed.
Микрокоманды (21- и 9.2- ) цикла Деление отличаютс между собой только адресной функцией УМУ 2 (фиг.7). В первой микрокоманде (адрес А) производитс декремент счетчика (уменьшение счетчика на единицу младшего разр да) цикла УМУ 2, передача управлени в зависимости от его значени . Во второй микрокоманде производитс безусловна (об зательна после условной: услови ветвлений ) передача управлени на микрокоманду с адресом А+1. The microcommands (21- and 9.2-) of the division cycle differ only in the address function of the CID 2 (Fig. 7). In the first microcommand (address A), the decrement of the counter (reduction of the counter by a unit of the least significant bit) of the cycle of UMU 2 is performed, control is transferred depending on its value. In the second micro-command, unconditional (mandatory after the conditional: branch condition) is performed, the control is transferred to the micro-command with the address А + 1.
Работа по выполнению арифметических и логических операций над операндами в АЛУ 3 производитс под управлением полей микрокоманды с первых групп выходов РМК 21 (12-разр дна шина) и РМК 20 (9-разр дна шина ) . Под управлением сигналов на первой группе выходов РМК 21 производитс выбор узлов 12 и 13 источников адресов операндов внутреннего ОЗУ АЛУ 3 (источник 1-й - РК 14, источник 2-й - РМК 21). С выходов РМК 20 производитс управление арифметическими или логическими операци ми в АЛУ 3 над операндами. Операнды могут быть использованы в зависимости от значений функций управлени АЛУ 3, поступающих с первы& (9-разр дна шина) и п тых (5-разр дна шина) выходов РМК 20, из внутреннего ОЗУ АЛУ 3 или с шины данных 25 через ШФИ 10 на D-входы АЛУ 3.The work on performing arithmetic and logical operations on operands in ALU 3 is performed under the control of the microcommand fields from the first output groups of the RMK 21 (12-bit bus bottom) and the RMK 20 (9-bit bus bottom). Under the control of signals on the first group of outputs, the RMK 21 selects nodes 12 and 13 of the source addresses of the operands of the internal RAM of ALU 3 (source 1 — RK 14, source 2 — RMK 21). From the outputs of the PMK 20, the control of arithmetic or logical operations in ALU 3 on the operands is performed. Operands can be used depending on the values of the control functions of the ALU 3 coming from the first & (9-bottom tire) and fifth (5-bottom tire) of the outputs of the RMK 20, from the internal RAM of the ALU 3 or from the data bus 25 through ShFI 10 to the D-inputs of the ALU 3.
По результатам выполнени операций над операндами в АЛУ 3 вырабатываютс признаки (Z, С, V, N-вхо- ды КСС 9) слова состо ни АЛУ 3. По сигналам управлени с третьей группы выходов РМК 21 (13-разр дна тина ) в КСС 9 запоминаютс и обрабатываютс признаки слова состо ни и в зависимости от их комбинаций вырабатываетс сигнал F дл органи1594According to the results of operations on operands in ALU 3, signs (Z, C, V, N-inputs KCC 9) of the state words ALU 3 are generated. According to the control signals from the third group of outputs RMK 21 (13-bit bottom) in the KCC 9 memorizes and processes the signs of the state word and, depending on their combination, the signal F is generated for the organization 1594
1414
зации процесса ветвлений микропрограммы . Процесс обмена информацией с внешними устройствами производитс по шинам адреса 26 и данных 25. При необходимости перехода обмена информацией с внешними Носител ми информации по интерфейсу типа узка шина шины Адрес и Данные объедин ютс .branch of the firmware branching process. The process of exchanging information with external devices is carried out via address 26 and data bus 25. If it is necessary to exchange information with external information carriers over a narrow bus interface, the address and data are combined.
С первых выходов РАЛ 11 в шину 26 адреса поступает 16-разр дный код адреса и признаки дл его сопровождени .From the first exits of RAL 11, the address bus 26 receives a 16-bit address code and features for tracking it.
5 Результат операций над операндами с первых выходов чеек 4-7 АЛУ 3 поступает на первые входы ШФИ 10 дл запоминани в буферном регистре и трансл ции через выходы ШФИ 10 на 0 D-входы чеек 4-7 АЛУ 3 в качестве операнда следующей операции или через первые входы/выходы ШФИ 10 на шину 25 данных дл запоминани во внешних носител х информации. 5 в случае запоминани результата вычислений во внешнем ОЗУ микрокоманды генерируют адрес чейки внешнего ОЗУ с первых выходов РАЛ 11 на шину 26, обеспечивают работу ин- 0 терфейса по приему адреса с РАЛ 11 и данных с ШФИ 10 по шине 25 во внешние ОЗУ.5 The result of operations on operands from the first outputs of the cells 4-7 ALU 3 is fed to the first inputs of the ShFI 10 for storing in the buffer register and broadcasting through the outputs of the ShFI 10 to 0 D inputs of the cells 4-7 ALU 3 as the operand of the next operation or the first inputs / outputs of the ShFI 10 to the data bus 25 for storage in external media. 5 in the case of storing the result of calculations in the external RAM, the microcommands generate the address of the external RAM cell from the first outputs of RAL 11 to bus 26, provide the interface to receive the address from RAL 11 and data from SchFI 10 through bus 25 to external RAM.
За счет свертки временных процессов , происход щих в ЕМУ 2 во вре- - м выборки адреса следующей микрокоманды , достигаетс при сокращении оборудовани БМУ 2 более короткий такт обработки информации (250 не).Due to the convolution of the time processes occurring in EMU 2 during the sampling time of the address of the next microcommand, a shorter information processing time (250 nons) is reduced when the BMU 2 equipment is reduced.
0 Различные типы операций арифметических и логических операций выполн ютс за врем : Типа регистр регистра 1 мкс (4 такта) 5 Пам ть - регистр 2 мкс (8 тактов) Умножение 6-10 мкс (24 40 тактов) Деление10-15 мкс (40 60 тактов)0 Various types of arithmetic and logical operations are performed in time: Type register register 1 µs (4 clocks) 5 Memory - register 2 µs (8 clocks) Multiplication 6-10 µs (24 40 clocks) Division 10-15 µs (40 60 cycles)
0 Диапазон времени выполнени определ етс реализуемой системой команд .0 The execution time range is determined by the command system implemented.
Рассмотрим работу АУ, начина с момента включени , т.е. инициализа- с ции начального адреса микропрограммы включени . Сигнал Установка по входу 30, сигнализирующий об отсутствии вторичных напр жений питани АЛУ или наличии переходныхConsider the work of the AU, starting from the moment it is turned on, i.e. initialization of the start address of the start-up firmware. Signal Installation at input 30, indicating the absence of secondary power supply voltage of the ALU or the presence of transient
1515
процессов при их установлении, поступает на установочный вход PMK2Q. В регистре РМК 20 под управлением сигнала установка четвертым полем (фиг.З) вырабатываетс функци управлени УМУ 17 дл выработки адреса 0...0, поступающего с четвертой группы выходов по 4-разр дной шине на группу входов УМУ 17. УМУ 17 вырабатывает 12-разр дный адрес (0... 0) и выставл ет его на выходе. РАМК 18 по синхросигналу Т записывает указанный 0...0 (четный) адрес и начинаетс выборка содержимого нулевой чейки УПМК 19 (старшие разр ды 32-63) с записью информации по синхросигналу Т в РМК 21.processes at their establishment, goes to the installation input PMK2Q. In the PMK 20 register, under the control of the signal, the fourth field (Fig. 3) sets up the control function of the CMD 17 to generate addresses 0 ... 0 arriving from the fourth group of outputs on a 4-bit bus to the input group of the CMD 17. The SMD 17 generates 12 The bit address (0 ... 0) and exposes it at the output. The RAMK 18 writes the specified 0 ... 0 (even) address using the synchronization signal T and begins to fetch the contents of the zero cell of the UFMC 19 (senior bits 32-63) with the recording of information on the sync signal T in the PMK 21.
Синхроимпульс Т подключает младший разр д адреса на входе УПМК 19. Адрес 00...01 (нечетный) выбирает из УПМК 19 содержимое первой чейки и записывает по синхросигналу Т в РМК 20 (младшие разр ды 0-31). Так заканчиваетс процесс инициализации начального адреса микропрограммы Инициализаци , в процессе BI&- полнени которой загружаютс , устанавливаютс значени различных счетчиков и узлов АБ1 и БУ2 в исходное состо ние. Программа инициализации заканчиваетс загрузкой в РК14 первой команды по сигналу из ДШБС 23, поступившей из запоминающего устройства . Разр ды команды по 16-разр дной шине поступают в ДШК 16. Данные на управл ющем входе ДШК 16 уп- равл ют выходами дешифратора, переключа выходы из состо ни высокого импеданса в активный режим. В то же врем сигналы на выходе ДШП 15 и на п той группе выходов РМК 20 (обратный адрес) наход тс в состо нии высокого импеданса, т.е. отключены.The sync pulse T connects the lower-order bit of the address at the UPMK input 19. Address 00 ... 01 (odd) selects the contents of the first cell from UPMK 19 and records it via the T signal in the PMK 20 (low-order bits 0-31). Thus ends the initialization process of the initial address of the firmware Initialization, in the process of BI & - the load of which is loaded, the values of the various counters and nodes AB1 and BU2 are reset. The initialization program ends with loading into PK14 of the first command at a signal from DSBR 23 received from the storage device. The command bits on the 16-bit bus go to the ASC 16. The data on the DSU 16 control input is controlled by the decoder outputs, switching the outputs from high impedance to active mode. At the same time, the signals at the output of the chipboard 15 and at the fifth group of outputs of the RMK 20 (return address) are in a state of high impedance, i.e. disabled.
С выхода ДШК 16 по 12-разр дной шине начальный адрес микропрограммы команды поступает в УМУ 17, транслируетс им, эмулируетс в зависимост от функции управлени передачи адреса , поступающего с четвертой группы выходов РМК 20. Эмулированный адрес поступает с выхода УМУ 17 на информационные входы РАМК 18 и, как описано , в случае выборки адреса инициализации выбираетс дважды в течение такта из УПМК и записываетс в регистры РМК 21 и РМК 20.From the output of the ASC 16 to a 12-bit bus, the start address of the command's firmware is sent to UMU 17, transmitted by it, emulated depending on the control function of the transfer of the address coming from the fourth group of outputs of the PLC 20. The emulated address is received from the output of UMU 17 to the information inputs of PAMK 18 and, as described, in the case of a sample of the initialization address, it is selected twice during the clock cycle from the DCS and is written to the registers RMK 21 and RMK 20.
Предположим, что очередна выбрана из внешнего накопител по шинеSuppose that the next selected from the external storage bus
159416159416
данных 25 команды - команда Деление . Из услови , что в регистрах РМК 20 и РМК 21 выставлен код первой микрокоманды делени , начинаетс выполнение микропрограммы делени согласно алгоритму (фиг.7 и 8). Выполнение оператора 1 заключаетс в действи х по выборке информацииData 25 teams - team division. From the condition that in the registers RMK 20 and RMK 21 the code of the first division micro-command is set, the execution of the division firmware is started according to the algorithm (Fig.7 and 8). Operator 1 is performed on a sample of information.
JQ делимого и делител из внутренних регистров РОН АЛУ или внешней пам ти .JQ of the dividend and divider from internal registers RON ALU or external memory.
Местоположение (исходное) операндов и методы адресации пам тиLocation (source) of operands and memory addressing methods
15 определ ютс системой команд. Предположим , что реализована система команд типа СМ-4. В этом случае информаци делимого располагаетс в двух регистрах РОН, четном и нечет20 ном, номер первого из них указан в команде. Делитель в зависимости от системы адресации, указанной в команде , выбираетс последовательностью микрокоманд по сформированному15 are determined by the command system. Suppose that a command system of the type CM-4 is implemented. In this case, the information of the dividend is located in two registers RON, even and odd 20 nome, the number of the first one is specified in the command. The divider, depending on the addressing system specified in the command, is selected by a sequence of microinstructions according to the generated
25 адресу из внешней пам ти. Предположим , что в команде используетс метод адресации9 когда адрес размещаетс в РОН с номером, указанным в 0-2 разр дах команды (метод адреса30 ции указан в 3-5-м разр дах). Первые микрокоманды оператора 1 выставл ют значение указанного РОН АЛУ 3 на выход АЛУ 3 и записывают содержимое его в РАН 11 как адрес операнда на магистрали 26.25 address from external memory. Suppose that the command uses the addressing method9 when the address is placed in the RON with the number specified in the command's 0-2 bits (the address method is specified in the 3-5th bits). The first microcommands of operator 1 set the value of the specified RON ALU 3 to the output of ALU 3 and record its contents in RAS 11 as the address of the operand on highway 26.
Выбранный из внешней пам ти операнд (делитель) с магистрали 25 поступает в ШФИ 10 и фиксируетс в буферном регистре. ШФИ 10 осущестдд вл ет процедуру интерфейсного обмена, т.е. прием информации по сигналам сопровождени и выдачу соответствующих кватирующих сигналов о приеме информации под управлениемThe operand (divider) selected from the external memory from line 25 enters ShFI 10 and is recorded in the buffer register. FIR 10 implements the interface exchange procedure, i.e. receiving information on tracking signals and issuing appropriate quoting signals on receiving information under control
дс управл ющих сигналов РМК микрокоманды 2. Треть микрокоманда оператора 1 переписывает информацию делител из буферного регистра ШФИ 10 в рабочий РОН АЛУ 3. Четверта микро5Q команда оператора 1 формирует константу о количестве циклов повторени микрокоманд цикла Деление. С п той группы выходов РМК 20 по 12-разр дной шине Адрес поступает в УМУ 17, где информаци запомина35The dc of the control signals of the PMK microcommand 2. A third of the microcommand of the operator 1 rewrites the information of the divider from the buffer register ShFI 10 into the working RON ALU 3. A quarter of the micro5Q, the command of the operator 1 forms a constant about the number of cycles of repeating the microcommands of the division. From the fifth group of outputs of the RMK 20 to a 12-bit bus, the Address enters the UMU 17, where information is stored 35
5555
етс в счетчике циклов.ets in the loop counter.
Выработка следующего адреса микрокоманды при переходе от первой микрокоманды к второй и т.д. осуществл етс с четвертой группы выходов РМК 20 по 4-разр дной шине. Причем кажда микрокоманда под номером А указывает адрес выборки из У11МК А+2-и микрокоманды.Generating the next micro-command address when moving from the first micro-command to the second one, etc. implemented from the fourth group of outputs of the PMK 20 to the 4-bit bus. Moreover, each micro-command number A indicates the address of the sample from the U11MK A + 2 micro-command.
Выполнив действи операторов 1, а затем операторов 2 и 3 (действи их рассмотрены при описании фиг.7 и 8),производитс подготовка информации делител действи ми микрокоманд оператора 5 или 6. Микрокоманды оператора 5 загружают в два соседних рабочих регистра FOH АЛУ (четный и нечетный) информацию делител ; четный регистр (например, номер 14) РОН - дополнительный код, в нечетный (15) РОН - пр мой. Действи микрокоманд оператора 9 загружают информацию в указанные регистры наоборот: в четный (14) - пр мой, и нечетный (15) - дополнительный код делител .Having performed the actions of operators 1, and then operators 2 and 3 (the actions were considered in describing Figures 7 and 8), the information is prepared by the action divider of the microcommands of operator 5 or 6. The microcommands of operator 5 are loaded into two adjacent working registers of the FOH ALU (even and odd) information divider; even register (for example, number 14) RON is an additional code, in odd (15) RON is right. The actions of the microinstructions of operator 9 load information into the indicated registers in the opposite way: into even (14) is direct, and odd (15) is an additional divider code.
После указанных подготовительных действий производитс выполнение микрокоманд 1-го такта Делени . Рассмотрим, что представл ют собой пол управлени микрокоманды Деление . В поле 5 РМК 20 примен етс формат 3 Сдвиг, выполн етс управление функци ми сдвига КСС 9, а именно сдвиг влево регистров РОН и Q (код 0110).After these preparatory actions, microcommands of the 1st measure of the division are executed. Consider what are the control fields of the Microcommand Dividing. In field 5 of the PMK 20, the 3 Shift format is applied, the KCC 9 shift functions are controlled, namely the left shift of the ROH and Q registers (code 0110).
В четвертом поде выставл етс информаци , управл юща УМУ 17 так, чтобы производилс декремент регистра-счетчика циклов и анализ его состо ни с переходом по состо ниюIn the fourth stage, the information controlling the CMD 17 is set so that the decrement of the register-counter of cycles and the analysis of its state with transition over the state
LcuLcu
0 на повторение микрокоманды 0 to repeat microcommands
делени , а по состо нию R сч 0 - на выполнение действий оператора 12.division, and the state R mid 0 - on the actions of the operator 12.
Первым полем РЖ 20 управл етс АЛУ 3 - производитс операци суммировани и пересылка полученной суммы по адресу (номеру РОН), указанному в первом поле узла 13, где содержитс делимое, а в последующем - остаток . В первом поле узла 12 указываетс адрес (номер РОН),информаци в котором есть делитель с указанием о его расположении в нечетном РОН (в нашем примере 15).The first field of RJ 20 is controlled by the ALU 3 — a summation operation is performed and the received sum is transferred to the address (RON number) specified in the first field of node 13, where the dividend is contained, and the remainder is subsequently. The first field of the node 12 indicates the address (number of the RON), information in which there is a divider indicating its location in the odd ROH (in our example 15).
Узел 12 эмулирует с помощью дешифратора адреса ДША 3, исходное единичное значение нулевого разр да номера РОН под управлением старшего разр да регистра сдвигател PAMN АЛУ 3. При PAMN ъ 0 - адрес (номер РОН) с выхода узла 12 - четный (14). ПриNode 12 emulates using the DSHA 3 address decoder, the initial single value of the zero bit of the RON number under the control of the higher bit of the shift register of the PAMN ALU 3. When PAMN ъ 0, the address (RON number) from the output of the node 12 is even (14). With
о about
PAMN 1 - адрес (номер РОН) с выхода узла 12 - нечетный (15).PAMN 1 - address (RON number) from the output of node 12 - odd (15).
Под управлением первого пол РМК 20 АЛУ 3 выполн ет действие сложени содержимого номера РОН (R),указанного в микрокоманде, где размещено делимое (остаток) и делитель, в пр мом или дополнительном кодах,Under the control of the first field, the PMK 20 ALU 3 performs the action of adding the contents of the RON (R) number specified in the microcommand, where the dividend (remainder) and the divisor are placed, in direct or additional codes,
0 размещенных ранее в четных и нечетных регистрах РОН оператором 5 или 6 (фиг.7 и 8). Узел 12, эмулиру в зависимости от значений старшего разр да РАМ АЛУ 3 (делимого/остат5 ка) выборку четных или нечетных регистров РОН АЛУ 3, производит действи оператора 12 или оператора 13, соответствующие известным операторам .0 previously placed in the even and odd registers RON operator 5 or 6 (Fig.7 and 8). Node 12, the emulator, depending on the values of the higher bit of RAM ALU 3 (divisible / remainder), the selection of even or odd RON ALU 3 registers, acts as operator 12 or operator 13, corresponding to known operators.
0 Одновременно под управлением сигналов Знак делител (вход 1), старшего разр да делимого/остатка (вход 3) в ФРЧ 24 эмулируетс младший разр д функции Сдвиг влево КСС 9 70 Simultaneously, under the control of signals, the sign of the divider (input 1), the highest bit of the dividend / remainder (input 3) in the HDF 24 emulates the low order bit of the Shift Left KSS 9 7 function.
5 так, чтобы выполнились действи операторов 14,16 или 14, 17.5 so that the actions of operators 14,16 or 14, 17 are executed.
Алгоритм выполнени действий по формированию разр да четного соответствует описанному в табл.4 и оп0 редел етс распайкой ФРЧ 24 (фиг.2), представл ющего собой мультиплексор с организацией 1.The algorithm for performing actions on the formation of an even-numbered one corresponds to that described in Table 4 and is determined by soldering PSD 24 (Fig. 2), which is a multiplexer with organization 1.
Устройство 24.1 дешифрации адреса представл ет собой логическую сторону ИЛИ. Эмулирование значени младшего разр да функции сдвига (4-й разр д РМК 20) производитс в соответствии с табл.6 и 7 состо ний входных и выходных сигналов ФРЧ 24 и ДШЧ 24.2.The address decryption device 24.1 represents the logical side of the OR. The emulation of the low-order bit of the shift function (4th bit of the RMK 20) is performed in accordance with Tables 6 and 7 of the input and output signals of the HDF 24 and LBD 24.2.
5five
СWITH
5five
ОABOUT
1one
1one
ОABOUT
Текущее значение 4-го разр да РМК 20The current value of the 4th bit RMK 20
1one
О О 1About About 1
1one
О ОOh oh
1one
о 1 оabout 1 about
1 о 11 about 1
оabout
1one
Примечание. Вход 1 - значение знакового разр да делител ;Note. Input 1 - the value of the sign bit divider;
19151915
вход 2 - значение старшего разр да делимого остатка; вход 3 - значение признака Деление ; выход - значение младшего разр да (Ор) функции управлени Сдвиг (4-й разр дinput 2 is the value of the highest bit of the dividend; input 3 - the value of the sign of division; output is the low-order value (Op) of the Shift control function (4th digit
РМК 20).RMK 20).
Состо ние входных и выходных сигналов ДШЧ 35 (мультиплексор 8-1) показано в табл.7.The state of the input and output signals of LSPC 35 (multiplexer 8-1) is shown in Table 7.
Таблица 7Table 7
ВыходOutput
Входы управлени 11 I 10 1 9Control inputs 11 I 10 1 9
юYu
О О О ОAbout About About About
1one
О ОOh oh
1 1eleven
о 1about 1
оabout
1one
оabout
1one
- комПримечание . DO-D7 мутируемые на выход входные сигналы; DO-D3 - сигналы низкого уровн ; D1 и D2 - высокого уровн ; D4 и D5 - не коммутируютс ; D6 и D7. - текущее значение нулевого разр да функции Сдвиг (4-й разр д РМК 20).- comNote. DO-D7 mutated output signals; DO-D3 - low level signals; D1 and D2 - high level; D4 and D5 - do not commute; D6 and D7. - the current value of the zero bit of the Shift function (4th bit of the RMK 20).
Во врем выполнени цикла Деление производитс декремент содер- жимого счетчика циклов и его анализ. Производитс передача управлени на повтор ее выполнени при IN сц цикл | ф 0 и на выполнение действий оператора 12 при выходе из цикла Деление при 1 N сц цикл, | 0.During the execution of the division cycle, the decrement of the content of the cycle counter and its analysis are performed. The control is transferred to repeat its execution during the IN c loop | 0 and to perform the actions of operator 12 at the exit of the division cycle at 1 N cc cycle, | 0
Необходимо дать разъ снение принципа приема и обработки сигналов прерываний УОП 22. Узлом 22 в течение выполнени текущей микропрограммы команды принимаютс и запоминаютс сигналы прерываний от ЦВМ. Узел 22 осуществл ет обработку прерываний согласно присваиваемому им приоритету . Наивысший из прин тых сигналов прерываний преобразуетс в 3- разр дный вектор, поступающий с первой группы выходов УОП 22 на информационные входы ДШП 15. Выборка по адресу вектора разрешаетс после выполнени микропрограммы команды в момент загрузки начального адре159АIt is necessary to clarify the principle of receiving and processing interrupt signal OPS 22. Node 22, during the execution of the current firmware, commands are received and memorized interrupt signals from a digital computer. Node 22 performs interrupt handling according to the priority assigned to it. The highest received interrupt signal is converted into a 3-bit vector coming from the first group of outputs of the OPS 22 to the data inputs of the hard chip board 15. Sampling by the address of the vector is resolved after the command firmware is executed at the time of loading the initial address 159A
20 са, следующей рз ДШК 16. С второй20 sa, the next rz DSHK 16. With the second
группы выходов РМК 20 поступает управление выбора и загрузки адреса и микрокоманды из трех возможных источников; с п той группы выходов РМК 20, с выходом ДШП 15 и ДШК 16. Состо ни выходов этих источников в любой момент времени таковы,the output group of the RMK 20 receives control of the selection and loading of the address and microcommand from three possible sources; from the fifth group of outlets of the RMK 20, with the release of DSHP 15 and DShK 16. The states of the outputs of these sources at any moment in time are as follows
что активным может быть только один, а остальные должны находитьс в состо нии высокого импеданса (отключены ) , возможно отключение и всех трех источников. Если с второй груп5 пы выходов УОП 22 вырабатываетс по 3-разр дной шине сигнал ПРЕР, свидетельствующий о наличии требовани хоть одного прерывани , происходит определенна коммутаци выхо0 дов тристабильных источников адреса микрокоманды ДШП 15, ДШК 16, РМК 20, а именно активным становитс выход ДШП 15.that only one can be active, and the rest should be in a state of high impedance (turned off), it is possible to turn off all three sources. If from the second group of OPS 22 outputs a PEPP signal is generated over a 3-bit bus, indicating the presence of at least one interrupt, a certain switching occurs at the tristable sources of the address of the microprocessor DShP 15, DShK 16, RMK 20, and the output of the DShP becomes active 15.
Результатом вл етс то, чтоThe result is that
5 вместо загрузки начального адреса следующей команды из ДШК 16 происходит загрузка начального адреса микропрограммы обработки прерываний сигнала прерывани высшего приори0 тета из прин тых.5, instead of loading the starting address of the next command from the AAD 16, the starting address of the interrupt signal of the highest priority intercepted interrupt signal is loaded.
Концом выполнени микропрограммы обработки прерывани вл етс вновь микрокоманда загрузки начального адреса микрокоманды из ДШК 16. Если прерывани отсутствуют, то происходит переход на выполнение следующей команды, поступающей из регистра команд 14.The end of the execution of the interrupt processing firmware is again the micro-command for loading the initial address of the micro-command from the ASC 16. If there are no interrupts, the transition to the execution of the next command from command register 14 occurs.
5five
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884457494A SU1541594A1 (en) | 1988-07-08 | 1988-07-08 | Arithmetical unit with microprogram control |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884457494A SU1541594A1 (en) | 1988-07-08 | 1988-07-08 | Arithmetical unit with microprogram control |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1541594A1 true SU1541594A1 (en) | 1990-02-07 |
Family
ID=21388459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884457494A SU1541594A1 (en) | 1988-07-08 | 1988-07-08 | Arithmetical unit with microprogram control |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1541594A1 (en) |
-
1988
- 1988-07-08 SU SU884457494A patent/SU1541594A1/en active
Non-Patent Citations (1)
Title |
---|
Самофалов К.Г. Электронные цифровые вычислительные машины. Киев: Вища школа, 1976. Мик Дж., Брик Дж. Проектирование микропроцессорных устройств с раз- р дно-модульной организацией. М.: Мир, 1984, с.152-162, рис.3.23. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3760369A (en) | Distributed microprogram control in an information handling system | |
US3691359A (en) | Asynchronous binary multiplier employing carry-save addition | |
NL192698C (en) | Processing system for processing digital data. | |
US3515344A (en) | Apparatus for accumulating the sum of a plurality of operands | |
US3161763A (en) | Electronic digital computer with word field selection | |
US3495222A (en) | Program controlled electronic computer | |
US3626167A (en) | Scaling and number base converting method and apparatus | |
SU1541594A1 (en) | Arithmetical unit with microprogram control | |
US3237168A (en) | Instruction sequence control for a digital computer | |
US3564227A (en) | Computer and accumulator therefor incorporating push down register | |
US4023145A (en) | Time division multiplex signal processor | |
US2937810A (en) | Digital computer circuit | |
SU1381532A1 (en) | Processor for processing data arrays | |
US3622768A (en) | Dual key depression for decimal position selection | |
RU2006929C1 (en) | Computer system for interval computations | |
SU491946A1 (en) | Root degree extractor | |
US3866208A (en) | Data control arrangement for a dynamic display system | |
JPS6047612B2 (en) | Microinstruction output control method | |
EP0148991A2 (en) | A high speed microinstruction unit | |
SU1552174A1 (en) | Dividing device | |
US3343137A (en) | Pulse distribution system | |
SU960830A1 (en) | Central processor | |
SU883898A1 (en) | Device for extracting n-th root | |
SU1663618A1 (en) | Educational device | |
SU1191917A1 (en) | Device for calculating values of functions of two arguments |