SU1525596A1

SU1525596A1 - Устройство порогового контрол среднеквадратического значени переменного напр жени

Info

Publication number: SU1525596A1
Application number: SU874219254A
Authority: SU
Inventors: Владимир Павлович Войтенко; Анатолий Михайлович Первак
Original assignee: Предприятие П/Я В-8558
Priority date: 1987-04-01
Filing date: 1987-04-01
Publication date: 1989-11-30

Abstract

Изобретение относитс к электроизмерительной технике и может быть использовано в системах порогового контрол среднеквадратического значени переменного напр жени несинусоидальной формы. Цель изобретени - повышение быстродействи . Устройство содержит формирователь 1 модул , логарифмирующие блоки 2, 4, вычитающий блок 3, потенцирующий преобразователь 5, интегратор 6 со сбросом, пороговый блок 7. 2 ил.

Description

ел tc ел ел

;& а

Изобретение относитс к электроизмерительной технике и может быть использовано в системах порогового контрол среднеквадратического зна- чени переменного напр жени несинусоидальной формы.

Цель изобретени - повышение быстродействи устройства.

На фиг. 1 представлена структур- на схема устройства порогового.контрол среднеквадратического значени переменного напр жени на фиг. 2 временные диаграммы напр жений, иллюстрирующие работу устройства при синусоидальном входном напр жении.

Устройство порогового контрол сренеквадратического значени переменного напр жени содержит формирователь 1 модул , вход которого подклю- чан к входной клемме, первый логарифмирующий блок 2, вход которого подключен к выходу формировател 1 модул , а выход - к первому входу вычитающего блока 3, второй логарифмирующий блок 4, выход которого подключен к второму входу вычитающе;-о блока 3, потенцирующий преобразователь 5, вход которого подключен к выходу вычитающего блока 3, а выход - к сигнальному входу интегратора 6 со сбросом, пороговый блок 7, первый вход которого подключен к выходу интегратора 6 со сбросом, а второй вход - к входу второго логарифмирующего блока k и к клемме порогового напр жени , формирователь 8 интервала интегрировани , еход которого подключен к входной клемме устройства, а- выход - к управл ющему входу интегратора 6 со сбросом.

Формирователь 8 интервала интегрировани содержит последовател но соединенные компаратор 9 и делит ель 10 частоты, причем первый вход компаратора 9 подключен к входной клемме устройства, а второй вход компаратора 9 подключен к общей шине, выход делител 10 частоты вл етс выходом формировател 8 интервала интегрировани .

Выходной клеммой устройства порогвого контрол среднеквадратического значени переменного напр жени вл етс выход порогового блока 7.

Устройство порогового контрол среднеквадратического значени переменного напр жени работает следующим образом.

При подаче на вход формировател 1 модул (фиг.1) контролируемого переменного напр жени V (t) (например , синусоидального и вл (t)U sinwt, фиг.2) На выходе первого логарифмирующего блока 2 формируетс напр жение ), пропорциональное удвоенному логарифму входного напр жений (фиг.2) :

U(t) 2 log I Ug,(t)l log U(t).(

Ha выходе второго логарифмирующего блока 4 формируетс напр жение

5

0

5

0

5

0

5

0

5

Ujs log Е nof 1 I

Д пороговое напр жение, а на выходе вычитающего блока 3

(2)

и (t)U,(t)-U lug

yB«(t)

пор

(3)

После потенцирований на выходе потенцирующего блока 3 формируетс напр жение

и,(Ь).,(Ц)

пер

т.е. устройство работает по методу не вного вычислени с использованием преобразовани логариф - антилогарифм (процесс умножени и делени заменен процессом сложени и вычитани предварительно прологарифмированных сигналов ) .

С помощью формировател 8 интервала интегрировани из входного сигнала (напри ер, с помощью компаратора 9 и делител 10 частоты) вырабатываетс напр жение Ug(t) (фиг.2), разрешающее интегрирование интегратором 6 со сбросом в течение одного или нескольких периодов измер емого входного напр жени и сбрасывающее интегратор в течение предыдущего и последующего периодов входного напр жени , т.е. обеспечивающее интегрирование с нулевыми начальными услови ми в течение конечного интервала времени.

На выходе интегратора 6 образуетс напр жение,.

U,(t)l-Su,(X).(5)

оI g пор

где t - посто нна времени интегратора .

Напр жение Ue(t) есть монотонно неубывающа функци времени в интервале интегрировани . В случае превышени напр жением U(t) в какой-то момент времени порогового напр жени ЕПОР на некоторую величину, определ емую чувствительностью порогового блока 7i на выходе последнего образуетс перепад напр жени U(t) (фиг.2). сигнализирующий о выполнении равенстваt ,

U,(t,)E,,fi -|™-dx.(6)

откуда1

Ui(tOE,,op4-S U.(x),(t,)f(7)

.(t-))

t -1 -бк

0

Выражение (S) при времени интегрировани t , равном периоду входного сигнала Т (т.е. t Т) , можно записать в виде

р -

- среднеквадратимеское знаUf (T)

где cf, ,.„

чзние переменного напр -

жени за период Т. Таким образом, устройство позвол ет определить момент превышени сред- неквадратическим значением входного переменного периодического напр жени некоторого порогового напр жени , причем пороговое напр жение в точности равно среднеквадратическому значению входного напр жени при периодах входного сигнала, равных посто нной времени интегратора (т.е. при Т L) , и отличаетс от среднеквадратического

РГ .,

в - раз при всех - .

Эту зависимость между величинами порогового напр жени и среднеквадратического значени входного напр жени при известном периоде входного напр жени можно скорректировать соответствующим изменением порогового

.

)

10

15

20

25 Q

.

35

напр жени в I-- раз и тем самым

добитьс срабатывани порогового блока 7 в момент, когда среднеквадрати- ческое значение входного напр жени

достигнет того же уровн , что и при

Т хл - i,

Claims

Формула изобретени

Устройство порогового контрол среднеквадратического значени переменного напр жени Jсодержащее формирователь модул , вход которого подключен к входной клемме, первый логарифмирующий блок, вход которого под- кпючен к выходу формировател модул , а выход - к первому входу вычитающего блока, второй логарифмирующий блок, выход которого подключен к второму входу вычитающего блока, потенцирующий преобразователь, вход которого подключен к выходу вычитающего блока, отличающеес тем, что, с целью повышени быстродействи устройства , в него введены интегратор со сбросом, формирователь интервала интегрирозани и пороговый блок, причем сигнальный вход интегратора соединен с выходом потенционирующего преобразовател , выход интегратора подключен к первому входу порогового блока, второй вход которого подключен к входу второго логарифмирую1це- го блока и к клемме порогового напр жени , вход формировател интервала интегрировани подключен к входу устройства, выход - к управл ющему входу интегратора, а выход порогового блока - к выходной клемме.

М

(t)

/ L