SU1524034A1

SU1524034A1 - Pulse power controller

Info

Publication number: SU1524034A1
Application number: SU884398694A
Authority: SU
Inventors: Николай Алексеевич Данилов
Original assignee: Предприятие П/Я Г-4149
Priority date: 1988-03-29
Filing date: 1988-03-29
Publication date: 1989-11-23

Abstract

Изобретение относитс к импульсным регул тором мощности электротермических установок. Целью изобретени вл етс упрощение при одновременном повышении точности. Формирователь импульсов 1 синхронизации обеспечивает перезапись входного кода сумматора 5 в параллельный регистр 3 в моменты равенства входного переменного напр жени нулю. Сумматор 5 складывает значение входного управл ющего кода с выходным кодом параллельного регистра 3. В момент переполнени сумматора 5 на одном из входов параллельного регистра 3 формируетс сигнал логической единицы, который со следующим импульсом формировател импульсов 1 через ключ 4 включает на один полупериод питающего напр жени тиристор 6. 1 ил.This invention relates to a pulsed power controller for electrothermal installations. The aim of the invention is to simplify while improving accuracy. The synchronization pulse generator 1 provides for rewriting the input code of the adder 5 to the parallel register 3 at the moments when the input AC voltage is equal to zero. The adder 5 adds the value of the input control code with the output code of the parallel register 3. At the time of the overflow of the adder 5, a signal of a logical unit is generated at one of the inputs of the parallel register 3, which, with the next pulse of the pulse former 1, switches the thyristor for one half-period of the supply voltage 6. 1 Il.

Description

Изобретение относится к электротехнике и может быть использовано для прецизионного управления мощностью электротермических установок, подключенных к сети переменного тока.The invention relates to electrical engineering and can be used for precision control of the power of electrothermal installations connected to an AC network.

Пель изобретения - упрощение импульсного регулятора мощности при одновременном повышении его точности.The invention is the simplification of a pulse power controller while improving its accuracy.

На чертеже приведена функциональная схема импульсного регулятора мощности .The drawing shows a functional diagram of a pulse power controller.

Импульсный регулятор мощности содержит Формирователь 1 синхроимпульсов, подключенный входом к входному выводу 2, а выходом - к так тирующему входу параллельного регистра 3, выходы которого подключены к входу ключа 4 управления и первым входам сумматора 5, разрядные выходы суммы и выход переноса которого подключены к входам параллельного регистра 3. С выхода ключа 4 управления сигнал поступает на управляющий вход тиристора 6, последовательно с нагрузкой 7 подключенного к входным выводам. Код управления мощностью подается на вторые входы сумматора 5.The pulse power regulator contains a Shaper of 1 pulses, connected by an input to input terminal 2, and by an output to a clocking input of parallel register 3, the outputs of which are connected to the input of the control key 4 and the first inputs of the adder 5, the bit outputs of the sum and the transfer output of which are connected to the inputs parallel register 3. From the output of the control key 4, the signal is fed to the control input of the thyristor 6, in series with the load 7 connected to the input terminals. The power control code is supplied to the second inputs of the adder 5.

Импульсный регулятор мощности работает следующим образом.The pulse power controller operates as follows.

Входное переменное напряжение с шины 2 сети подается на Формирователь 1 синхроимпульсов, вырабатывающий короткие импульсы в моменты перехода входного напряжения через нулевой уровень. Фронт этих импульсов тактирует параллельный регистр 3, на входы которого с выхода сумматора 5 подается результат сложения текущего кода с выхода регистра 3 и управляющего кода Uy, поданного на вторые входы сумматора 5. При переполнении разрядной сетки сумматора' 5 на его выходе переноса устанавливается уровень логической 1, который запишется в отдельный разряд параллельного регистра 3 по фронту следующего синхроимпульса, поступающего с формирователя 1, при этом в остальных разрядах параллельного регистра 3 будет записан текущий код по модулю 2 , где N - число разрядов сумматора 5. Сигнал с выхода разряда переноса параллельного регистра 3 управляет ключевым элементом 4, который через тиристор 6 подключает нагрузку 7 к входному переменному напряжению шины 2 сети на один полупериод при наличии на управляющем входе ключа 4 уровня логической 1. Переполнение сумматора 5 происходит на интервале только одного полупериода входногоThe input AC voltage from the bus 2 of the network is supplied to the Shaper 1 of the clock pulses, generating short pulses at the moments of transition of the input voltage through the zero level. The front of these pulses clocks parallel register 3, the inputs of which from the output of adder 5 are fed with the result of adding the current code from the output of register 3 and the control code Uy supplied to the second inputs of adder 5. When the discharge grid of adder '5 is overflowed, the logic level is set at its transfer output 1, which is written in a separate bit of the parallel register 3 along the edge of the next clock pulse coming from the shaper 1, while in the remaining bits of the parallel register 3 the current code will be written modulo 2, where N is the number of bits of the adder 5. The signal from the output of the transfer discharge parallel register 3 controls the key element 4, which through the thyristor 6 connects the load 7 to the input AC voltage of the bus 2 of the network for one half-cycle if there is a logic level 4 key at the control input The overflow of the adder 5 occurs on the interval of only one input half-cycle

2ⁿнапряжения один раз за L = --— синхК у роимпульсов Формирователя 1. При некратных 2 ^N и Ку L может изменяться до (L t 1), однако за интервал 2^Nсинхроимпульсов Формирователя 1 сумматор 5 переполнится раз. Таким образом, нагрузка 7 на интервале 2¹* периодов синхроимпульсов формирователя 1 будет Ку раз подключена к входному напряжению шины 2, причем полупериоды, когда нагрузка 7 подключена к входному напряжению, расставлены во времени наиболее равномерным образом, и мощность в нагрузке на интервале регулирования Т = 2 · t, где t - полупериод входного напряжения, будет равна Р_нагр = К’у ΰΡ, ___. р _ Р НОМ ~ дискрет регулирогде Δ Р ng вания мощности в нагрузке;2 ⁿ voltages once per L = --— syncK at the shaper pulses of Shaper 1. With multiple 2 ^N and Ku, L can change to (L t 1), however, over the interval 2 ^N clock pulses of Shaper 1, adder 5 overflows once. Thus, the load 7 in the interval 2 ¹ * of the periods of the sync pulses of the driver 1 will be Ku connected to the input voltage of the bus 2, and the half-periods when the load 7 is connected to the input voltage are arranged in the most uniform way in time, and the power in the load on the control interval T = 2 · t, where t - the input voltage half cycle, will be equal to P _LOAD = K'u ΰΡ, ___. p _ P NOM ~ control discrete Δ P ng power in the load;

Р ном ~ номинальная мощность нагрузки, постоянно на периоде подключенной к входному переменному напряженно.P nom ~ rated power of the load, constantly during the period connected to the input variable voltage.

Claims

SUMMARY OF THE INVENTION A pulsed power controller comprising a thyristor connected between an input and a first output terminals, the second output terminal being connected to a common bus, a clock driver connected to an input terminal by an input, a control key whose output is connected to a thyristor control terminal, and a control connection terminal code, characterized in that, in order to simplify while increasing accuracy, a parallel register and adder are introduced into it, and the output of the clock generator it is connected to the clock input of the parallel register, the first bit output of which is connected to the input of the control key, and the remaining bit outputs are connected to the inputs of the first term adder, the inputs of the second term of the adder are connected to the terminals of the control code connection, the transfer output of the adder is connected to the first bit input of the parallel register, the remaining inputs of which are connected to the outputs of the totalizer.