SU1506592A2 - Устройство передачи и приема цифрового телевизионного сигнала - Google Patents

Abstract

Изобретение относитс  к технике средств св зи и может быть использовано при построении цифровых телевизионных систем, использующих канал св зи с ограниченной пропускной способностью и осуществл ющих, нар ду с цифровым телевизионным сигналом, передачу дополнительной информации. Цель изобретени  - увеличение передаваемой информации. В устройство дл  достижени  цели на передающей стороне введены два преобразовател  хода, два цифровых компаратора, два коммутатора, а на приемной стороне - два преобразовател  кода и два цифровых компаратора. Использование устройства позвол ет произвести кодирование цифрового видеосигнала и последующее декодирование цифрового потока на приемной части, а также обеспечивает возможность осуществлени  одновременной передачи дополнительной информации. 3 ил.

Description

Изобретение относитс  к технике средств св зи, может быть использовано при построении цифровых телевизионных систем, использующих канал св зи с ограниченной пропускной способностью и осуществл ющих, нар ду с цифровым телевизионным сигналом, передачу допольнительной информации, и  вл етс  усовершенствованием изобретени  по авт. св. № 1394465.

Целью изобретени   вл етс  увеличение передаваемой информации.

На фиг.1 представлена структурна  электрическа  схема передающей части устройства; на фиг.2 - структурна  электрическа  схема приемной части устройства; на фиг.З - график, по сн ющий св зь параметров, используемых при кодировании.

Устройство передачи и приема цифрового телевизионного сигнала содержит на передающей части первый блок 1 задержки, селекторь; максимального значени  2 и минимального значени  3, блок 4 вычитани , второй блок 5 задержки , блок 6 делени , формирователь 7 сигналов пороговых значений, блок 8 квантовани , третий блок 9 задержки, блок 10 буферной пам ти, первый 11 и второй 12 преобразователи кода, первый 13 и второй 14 цифровые компараторы, первый 15 и второй 16 коммутаторы, а на приемной части - блок 17 буферной пам ти, блок 18 управлени , селектор 19 сигнала декодируемой строки, первый блок 20 суммировани , первый коммутатор 21, делитель 22 на два, второй блок 23 суммисл о а ел

1ЧЭ

N)

ровани , nepBbtfi 2k и второй 25 преобразователи кода, первьгй цифровой 26 и второй 27 цифровые компараторы, второй 28 и третий 29 коммутаторы, четвертый 30 и п тый 31 коммутаторы. Первый блок задержки содержит блок задержки на поле первый блок задержки на строку и второй блок зака имеет два информационных входа. Первые информационные входы всех  чеек  вл ютс  первым входом коммутатора 15, а вторые информационные входы - вторым входом этого коммутатора.

Блок 17 буферной пам ти содержит блок задержки на поле, блок задержки на строку, первый коммутатор, второй

держки на строку. Входы блока задерж- ю оммутатор и блок регистров. Первый

вход первого коммутатора и вход блока задержки на поле объединены и  вл ютс  входом блока 17. Выход блока задержки на поле соединен с вторым входом первого коммутатора. Выход первого коммутатора соединен с первым входом второго коммутатора непосредственно , а с вторым входом вто рого коммутатора - через блок задерж

ки на поле и второго блока задержки на строку объединены и  вл ютс  входом блока 1 задержки. Вход первого блока задержки на строку подключен к выходу блока задержки на поле.

Селектор 2 максимального значени  содержит четыре однотипных блока выбора максимального значени , каждый из которых содержит вычитатель, два

15

вход первого коммутатора и вход бло ка задержки на поле объединены и  в л ютс  входом блока 17. Выход блока задержки на поле соединен с вторым входом первого коммутатора. Выход первого коммутатора соединен с первым входом второго коммутатора непосредственно , а с вторым входом вт рого коммутатора - через блок задер

регистра задержки, D-триггер и комму-20 строку. Вход блока регистров

татор. Селектор 3 выполнен аналогично,

Блок 6 делени  )Явл  сь необходимым формально, в реализации отсутствует, так как дл  делени  на четыре достаточно осуществить подключение со сдвигом на два разр да.

Формирователь 7 сигналов пороговых значений содержит узлы суммировани .

Блок 8 квантовани  содержит четыре 30 кадровой частоты содержит формироваотдельных однотипных квантовател .

Блок 10 буферной пам ти содержит D -регистры, ввод информации в которые осуществл етс  параллельно, а вывод - последовательно.

Преобразователи 11,12,24 и 25 кода выполнены с применением программируемых посто нных запоминающих устройств .

Первый цифровой компаратор 13, как и цифровые компараторы 14,26 и 27, содержит три однотипных четы- рехразр дньрс компаратора. При этом выходы первого и второго компараторов подключены к входам третьего, образу  параллельно-последовательное соединение. Каждый четырехразр дный компаратор содержит одноразр дные компараторы, построенные на типовых логических элементах. Цифровой компаратор 13, таким образом, позвол ет сравнить двоичные коды, имеющие разр дность до восьми включительно.

Первый коммутатор 15, как и второй коммутатор 16, содержит четыре однотипные коммутационные  чейки, управл ющие входы которых объединены и  вл ютс  управл ющим входом комму40

тель синхроимпульсов полей уко ной длительности и двухвходову му И.

Селектор 19 сигнала декоди . JJ мой строки содержит два иденти узла, состо щих из четырех рег и четырехвходового мультиплекс

Устройство передачи и прием рового телевизионного сигнала тает следующим образом.

На передающей части в перво ке 1 задержки осуществл етс  з ка цифрового видеосигнала на п в пределах каждого пол  - на о строку, и формирование четырех налов, позвол ющих создать апе 4x4 элемента (элементы кодир апертуры обозначены через X i)

Селекци  максимального знач .1 цифрового видеосигнала в лах апертуры осуществл етс  се ром 2. Выбор минимального знач цифрового видеосигнала в преде данной апертуры X осуществл селектором 3. Сигнал,соответст разности между выбранными макс ным и минимальным значени ми Л лии формируетс  блоком 4. С

45

50

55

татора 15. Кажда  коммутационна   чей- соответствующие значени м 4/4

оммутатор и блок регистров. Первый

вход первого коммутатора и вход блока задержки на поле объединены и  вл ютс  входом блока 17. Выход блока задержки на поле соединен с вторым входом первого коммутатора. Выход первого коммутатора соединен с первым входом второго коммутатора непосредственно , а с вторым входом второго коммутатора - через блок задерж5

подключен к выходу второго коммутатора .

Блок 18 управлени  содержит формирователь импульсов кадровой частоты , первый и второй делители частоты на два, при этом выход формировател  импульсов кадровой частоты соединен с входом сброса каждого из делителей. Формирователь импульсов

0

тель синхроимпульсов полей укороченной длительности и двухвходовую схему И.

Селектор 19 сигнала декодируе- J мой строки содержит два идентичных узла, состо щих из четырех регистров и четырехвходового мультиплексора.

Устройство передачи и приема цифрового телевизионного сигнала работает следующим образом.

На передающей части в первом блоке 1 задержки осуществл етс  задержка цифрового видеосигнала на поле, а в пределах каждого пол  - на одну строку, и формирование четырех сигналов , позвол ющих создать апертуру 4x4 элемента (элементы кодируемой апертуры обозначены через X i).

Селекци  максимального значени  .1 цифрового видеосигнала в пределах апертуры осуществл етс  селектором 2. Выбор минимального значени  цифрового видеосигнала в пределах данной апертуры X осуществл етс  селектором 3. Сигнал,соответствующий разности между выбранными максимальным и минимальным значени ми Л Х,,,- лии формируетс  блоком 4. Сигналы,

5

0

5

и /иим (последний - с необходимой задержкой, осуществл емой вторым блком 5 задержки), поступают на соответствующие входы формировател  7 сигналов пороговых значений. Уровни пороговых значений Z, - Z определ ютс  выражени ми

Zi Х„„„ + Л/4; + 2й/4; Зд/А.

Z J X мик

3

2 ч X длин

В блоке 10 буферной пам ти все параметры, полученные дл  данной апе туры, объедин ютс  в единое кодовое слово, и сформированный сигнал посту пает в канал св зи.

На приемной части в блоке 17 осуществл етс  запоминание сигнала, соо

ными Т

когд р

с, и TC т ромл

Сигналы пороговых значений Z,- Zj параллельно подаютс  на входы блока 8 квантовани  и используютс  в нем |5 при квантовании элементов Х- кодируемой апертуры, сигналы которых посту- ветствующего кодированной апертуре, пают на блок 8 с выхода первого блока на врем  одного пол , а в каждом из 1 задержку через третий блок 9 задерж- двух полей - на врем  одной строки. ки.. Дл  этого на управл ющие входы блока

В результате квантовани  разр д- 11 подаютс  сигналы с периодами, рав ность элементов X, заметно уменьиает- с , исходные значени  элементов замен ютс  на двухразр дные значени  X;.

(00,01,10,11). Сигналы старших разр - 25 вход первого блока 20 суммировани , ДОН переквантованных значений Xj с где из него формируютс  сигналы второго выхода блока 8 подаютс  на 2 л/4, . На информационные вхо- первый вход второго коммутатора 16, ды коммутатора 21 поступают сигналы, а сигналы младших разр дов этих значений с выхода блока 8 квантовани  - на первый вход первого коммутатора 15,

Сигнал минимального значени  мин помимо входов блоков 4 и 5, поступает также на объединенные входы первого 11 и второго 12 преобразователей кода. Первый преобразователь 11 кода формирует сигнал поСигнал , соответствующий частному /3/4, с выхода блока 17 поступает на

соответствующие значени м Л/4, 2 л/4 30 3 Л/4, а также уровень логического

35

нул  - нулевой сигнал О.

С помощью сигнала, соответствующего переквантованному значению текущего декодируемого элемента, поступившего на управл ющие входы коммутатора 21, осуществл етс  выбор одного из входных информационных сигналов данного коммутатора.

рогового значени  П, , а второй .преобразователь 12 кода - сигнал порогового значени  П (значени  параметров П и П , приведены на фиг. 3). Эти сигналы подаютс  соответственно на первые входы первого цифрового 13 и второго 14 цифровых компараторов , а на объединенные вторые входы « з сигнала переквантованных значений

этих компараторов подаетс  сигнал параметра л/4. Если значение параметра Л/4 оказьгоаетс  меньше, чем порог П, соответствующий сигнал с выхода первого цифрового компаратора 13 подаетс  на управл ющий вход первого коммутатора 15 и вместо сигналов младших разр дов 5 переквантованных значений X; на блок 10 буферной пам ти поступает дополнительна  и {формаци  с второго входа первого коммутатора 15. Если же значение параметра Д/4 оказываетс  меньше, чем порог П , то, аналогич50

55

элементов, поступающего на первый вход селектора 19. в соответствии с изобретением, осуществл етс  отдельно дл  старшего и младшего разр дов. Формирование блоком 18 управлени  сигнала, подаваемого на управл ющие входы селектора 19, осуществл етс  путем делени  на два частоты полей и частоты строк. Сигнал одного из разр дов управл ющего сигнала представт л ет собой выходной сигнал первого делител  на два, а сигнал второго разр да - выходной сигнал второго делител  на два. Сброс обоих делителей

но изложенному, через второй тор 16 на блок 10 буферной пам ти сигналов старших разр дов S, переквантованных значений X; также поступает дополнительна  информаци . Информаци , передаваема  вместо S, и S долзкна подготавливатьс  синхронно с частотой группы гр.

В блоке 10 буферной пам ти все параметры, полученные дл  данной апертуры , объедин ютс  в единое кодовое слово, и сформированный сигнал поступает в канал св зи.

На приемной части в блоке 17 осуществл етс  запоминание сигнала, соот ветствующего кодированной апертуре, на врем  одного пол , а в каждом из двух полей - на врем  одной строки. Дл  этого на управл ющие входы блока

ными Т

когд р

с, и TC т ромл

11 подаютс  сигналы с периодами, рав

вход первого блока 20 суммировани , где из него формируютс  сигналы 2 л/4, . На информационные вхо- ды коммутатора 21 поступают сигналы,

Сигнал, соответствующий частному /3/4, с выхода блока 17 поступает на

25 вход первого блока 20 суммировани , где из него формируютс  сигналы 2 л/4, . На информационные вхо- ды коммутатора 21 поступают сигналы,

соответствующие значени м Л/4, 2 л/4, 0 3 Л/4, а также уровень логического

5

0

нул  - нулевой сигнал О.

С помощью сигнала, соответствующего переквантованному значению текущего декодируемого элемента, поступившего на управл ющие входы коммутатора 21, осуществл етс  выбор одного из входных информационных сигналов данного коммутатора.

Сигнал, соответствующий переквантованному значению текущего декодируемого элемента,  вл етс  выходным сигналим селектора 19, в котором выбор сигнала переквантованого значени  текущего декодируемого элемента

0

5

элементов, поступающего на первый вход селектора 19. в соответствии с изобретением, осуществл етс  отдельно дл  старшего и младшего разр дов. Формирование блоком 18 управлени  сигнала, подаваемого на управл ющие входы селектора 19, осуществл етс  путем делени  на два частоты полей и частоты строк. Сигнал одного из разр дов управл ющего сигнала представт л ет собой выходной сигнал первого делител  на два, а сигнал второго разр да - выходной сигнал второго делител  на два. Сброс обоих делителей

осуществл етс  импульсами кадровой частоты, ф(1рмируемыми из си гхро11мпул сов полей и строк.

Сигнал старшего разр да переквап- тованного значени  поступает на управл ющий вход коммутатора 21 через коммутатор 30, а сигнал мадшего разр да - на другой управл ющий вход коммутатора 21 через коммутаторы 29 и 31. Когда значение параметра

4/4 оказываетс  меньше, чем порог П (это соответствует случаю поступлени  на приемную часть только старшего разр да S переквантованого значени  X . ) , то соответствующий сигнал с выхода первого цифрового компаратора 26 поступает на управл ющие входы коммутаторов 28 и 29. При этом сигнал логической 1 с второго входа коммутатора 29 через коммутатор 31 подаетс  на управл ющий вход коммутатора 21 и с выхода коммутатора 21 на второй блок 23 суммировани  поступают только сигналы значений

З/А и 3 Л/4. Что касаетс  коммутатора 28, то через него на блок 23 подаетс  нулевой сигнал. Таким образом восстановление элементов группы производитс  двум  уровн ми:

УН м и н + ii / 4 ,

у 6 XMUH+ 34/4,

в этом сигнал дополнительной информации снимаетс  с второго выхода селектора 19, а cVirHajioM строби ровани  этой информации служит выходной сигнал первого цифрового компаратора 26.

В случае, если значение параметра 4/4 оказываетс  меньше, чем порог П (это соответствует случаю, когда вместо разр дов Si и S, переквантол i

ванного значени  X. на приемную част поступает дополнительна  информаци ) то соответствующий сигнал с выхода второго цифрового компаратора 27 поступает на управл ющие входы кoм fyтa- торов 30 и 31. При этом с выходов коммутаторов 30 и 31 на ВХОДЕИ коммутатора 21 подаетс  двоичньш код 10, а с выхода коммутатора 21 на второй блок 23 суммировани  поступает только сигнал , соответствующий значению 2 Л/4. Через второй коммутатор 28 при этом на второй блок 23 суммировани  подаетс  сигнал .1/8, Следовательно , восстановление всех элементов группы пронзпо.щггс  одним уровнем , опрелел еммм выражением

0

5

0

5

0

У Х„,„+2 W4 + Л/8. R этом случае сигнал дополнительной информации снимаетс  с первого и второго выходов селектора 19, а сигналом стробировани  этой информации служит сигнал цифрового компаратора 27.

Использование предлагае ого устройства позвол ет произвести кодирование цифрового В1адеосигнала и последующее декодирование цифрового потока на приемной части, а также обеспечивает возможность осуществлени  одновременной передачи дополнительной информации. Например, при реализации варианта устройства, соответствующего случаю кодировани  апертуры 4 4 злеу f;eHTa, суммарное значение цифрового потока на выходе передающей части устройства примерно 38 Мбит/с (при час тоте дискретизации  ркостного видеосигнала 13, 5 МГц). При этом часть цифрового потока, занимаема  дл  передачи Кодированного видеосигнала, раина примерно 35 Мбит Ус, а передаваема  дополнительна  информаци  (цвет или телетекст) занимает остальную часть цифрового потока. На приемной части при этом обеспечиваетс  практически такое же качество изображени , как и при использовании известного устройства .

Claims (1)

1. Формула изобретени 

   Устройство передачи и приема цифрового телевизионного сигнала по авт. ; св. № 1394465, отличающее- с   тем, что, с целью увеличени  передаваемой информации, на передающей части введены последовательно соединенные первые преобразователь кода, цифровой компаратор и коммутатор,последовательно соединенные вторые преобразователь кода,цифровой компаратор и коммутатор, причем входы первого и вто- , рого преобразователей кода объединены и подключены к выходу селектора минимального значени , вторые входы первого и второго цифровых компараторов объединены и подключены к выходу блока делени , выход блока квантовани  подключен к третьему входу блока буферной пам ти через первый коммутатор, дополнительный выход блока квантовани  подключен к четвертому входу блока буферной пам ти

   через второй коммутатор, причем вторые Входы первого и второго коммутаторов  вл ютс  входами сигнала дополнительной информации, а на приемной части введены последовательно соединенные первые преобразователь кода и цифровой компаратор, выход которого подключен к управл ющему входу второго и третьего коммутаторов, последова- д тельно соединенные вторые преобразователь кода и цифровой компаратор, выход

   которого подключен к управл ющему входу

   - (

   четвертого и п того коммутаторов, причем входы первого и второго преобразо-|5 вателей кода объединены и подключены к второму выходу блока буферной пам - ти, вторые входы первого и второго цифрового компараторов объединены и подключены к первому выходу блока буфер- 20 ной пам ти, выход делител  на два подключен к второму входу второго блока суммировани  через второй коммутатор.

   azH

   выход селектора сигнала декодируемой строки подключен к управл ющему входу первого коммутатора через четвертый коммутатор, дополнительный выход селе- kTopa сигнала декодируемой строки подключен к дополнительному управл ющему входу первого коммутатора через последовательно соединенные третий и п тый коммутаторы, причем вторые информационные входы второго и п того коммутаторов  вл ютс  входами уровн  логического нул , вторые входы третьего и четвертого коммутаторов  вл ютс  входами уровн  логической единицы, выход и дополнительный выход селектора сигнала декодируемой строки  вл ютс  выходами сигнала дополнительной информации, выходы первого и второго цифровых компараторов  вл ютс  выходами сигнала стробировани  дополнительной информации.

   сриг.1

   дололн.

   информа

   циТ

   10

   ЬЕЬ

   ПъПг

   I

   I .J

   I

   Ц)иг.г

   /7,

   I1

   г- Ц

   -JЦ

   L,

   . Ifff