Claims (1)
Формула изобретенияClaim
Устройство для приема двоичных сигналов, содержащее фильтр нижних частот, выход которого соединен с входом блока синхронизации и первыми входами первого и второго перемножителей, выходы которых соединены с первыми входами соответственно первого и второго интеграторов, вторые входы которых соединены с’первым выходом формирователя опорных сигналов, вторые входы первого и второго перемножителей соответственно соединены с вторым и третьим выходами формирователя опорных сигналов, вход которого соединен с выходом блока синхронизации, выход первого интегратора соединен с первым входом первого сумматора, второй вход которого соединен с выходом блока задержки, выход первого сумматора - с первым входом первого блока нелинейной обработки, выход второго интегратора - с первым входом второго сумматора, а также третий сумматор, второй блок нелинейной обработки и решающий блок, отличающееся тем, что, с целью упрощения устройства, выход второго интегратора соединен с первым входом второго блока нелинейной обработки, второй вход которого и второй вход первого блока нелинейной обработки соединены с четвертым выходом формирователя опорного сигнала, выход второго блока нелинейной обработки соединен с первым вхЬдом третьего сумматора, второй вход и выход которого соединены соответственно с выводом первого сумматора и входом решающего блока, выход первого блока нелинейной обработки соединен с вторым входом второго сумматора, выход которого соединен с входом блока задержки. .A device for receiving binary signals, comprising a low-pass filter, the output of which is connected to the input of the synchronization unit and the first inputs of the first and second multipliers, the outputs of which are connected to the first inputs of the first and second integrators, respectively, the second inputs of which are connected to the first output of the reference signal generator, the second inputs of the first and second multipliers are respectively connected to the second and third outputs of the reference signal driver, the input of which is connected to the output of the synchronization unit, you the course of the first integrator is connected to the first input of the first adder, the second input of which is connected to the output of the delay unit, the output of the first adder to the first input of the first non-linear processing unit, the output of the second integrator to the first input of the second adder, as well as the third adder, the second non-linear processing unit and a solving unit, characterized in that, in order to simplify the device, the output of the second integrator is connected to the first input of the second non-linear processing unit, the second input of which and the second input of the first non-linear block the bots are connected to the fourth output of the reference signal driver, the output of the second non-linear processing unit is connected to the first input of the third adder, the second input and output of which are connected respectively to the output of the first adder and the input of the deciding unit, the output of the first non-linear processing unit is connected to the second input of the second adder, output which is connected to the input of the delay unit. .
I---- ΊI ---- Ί
I__________II__________I
Физ. гFiz. g