SU1469558A1 - Кодер дл цифровых систем передачи телефонных сигналов - Google Patents

Abstract

Изобретение относитс  к радиотехнике . Цель изобретени  - повышение точности кодера. Кодер содержит D-триггер 1, инверторы 2, 3 и 4, эл-ты И-НЕ 5, 6 и 7, компаратор 8, г-р 9 эталонных токов, формирователь 1 О импульсов и интегратор 11. Данное выполнение кодера обеспечивает удержание его рабочей точки в области нул , а автоматическа  установка нул  компенсирует медленные изменени  преобладани  входного сигнала от времени, температуры и т.д. Цель достигаетс  за счет уменьшени  дрейфа нул  с помощью введенных D- триггера 1, инверторов 2, 3 и 4, эл-тов И-НЕ 5, 6 и 7 и интегратора 11 . I ил.

Description

4

О5

ел ел

00

Изобретение относитс  к радиотехнике и св зи и может быть использог. вано в цифроаналоговых преобразовател х телефонных сигналов в аппаратуре с импульсно-кодовой модул цией.

Целью изобретени   вл етс  повышение точности за счет уменьшени  дрейфа нул .

На чертеже представлена структурна  электрическа  схема кодера дл  цифровых систем передачи телефонных сигналов.

Кодер содержит D-триггер 1, первый 2, второй 3 и третий 4 инверто- jMJ, первый 5, второй 6 и третий 7 злементы И-НЕ, компаратор 8, генератор 9 эталонных токов, формирователь 10 импульсов и интегратор I5.

Кодер дл  цифровых систем передачи хдафровых сигналов работает следующим образом.

Дл  обеспечени  автоматической установки нул  пр мой и инверсный выходы О-триггера 1, запоминающего значение первого разр да, определ емого пол рностью кодируемого сигнала , соединены через интегратор 11 с входом компаратора 8.

Работа автоматической установки нул  кодера заключаетс  в том,| что при преобладании входного сигнала какой-либо пол рности на выходах D-триггера 1 по вл ютс  соответствующие сигналы - J и О. Эти сигналы через первый 2 и второй 3 инверторы подаютс  на интегратор 1J, который накапливает энергию и в результате на вход компаратора 8 из интегратора 11 поступает ток такого направлени , которое компенсирует преобладание входного сигнала. После компенсации преобладани  и перехода через нуль состо ние выходов D-триггера 1 измен етс  на обратное и ток, протекающий от первого 2 и второго 3 инверторов через ийтегратор 11 к компаратору 8, начинает измен тьс  в обратном направлении, что приводит к повторному переходу чере

нуль.

Таким образом, рабоча  точка предлагаемого кодера будет удерживатьс  в области нул , а автоматическа  установка нул  будет компенсировать медленные изменени  преобладани  входного сигнала от времени температуры и т.д.

Кодова  комбинаци , поступающа  от компенсатора 8, проходит либо через третий инвертор 4, третий элемент И-НЕ 7 и первый элемент И-ИЕ 5 при наличии 1 на инвертирующем и О на пр мом выходах D-триггера 1, либо через второй элемент И-НЕ 6 и первый элемент И-НЕ 5 при наличии

0 О на И11вертирующем и 1 на пр мом выходах D-триггера 1. Нри этом в первом случае осуществл етс  инверси  кодовой комбинации, во втором случае инверси  отсутствует. Инфор5 маци  о первом разр де на D-триггер 1 поступает после установки D-триггера 1 в исходное состо ние.

Генератор 9, управл емый формирователем 10, формирует сигналы, кото0 рые сравниваютс  компаратором 8 с выходным сигналом кодера.

На четвертом выходе формировател  10 присутствуют сигналы импульсно- 5 кодовой модул ции.

Claims (1)

1. Формула изобретени 

   Кодер дл  цифровых систем переда0 чи телефонных сигналов, содержащий формирователь импульсов, первый и второй выходы которого подключены к первому и второму управл ющим входам генератора эталонных токов, перс вый выход которого подключен к пр мому входу компаратора, отличающийс  тем, что, с целью повышени  точности за счет уменьшени  дрейфа нул , введены D-триггер,

   0 первый, второй и третий инверторы, первый, второй и третий элементы И-НЕ и интегратор, первый и второй входы которого объединены с со- ответствующими третьим и четвертым

   5 управл ющими входами генератора эталонных токов и подключены к выходам соответственно первого и второго инверторов, входы которых под- ключены соответственно к инверсному и пр мому выходам D-триггера, входы синхронизации и сброса которого под- ключёны соответственно к третьему и четвертому выходам формировател  им- Т1ульсов, вход которого объединен с

   „ информационным входом D-триггера и

   подключен к выходу первого элемента И-НЕ, входы которого соединены с выходами соответственно второго и третьего элементов И-НЕ, первые вхо314695584

   ды которых подключены к выходам со-тьего инвертора, вход которого соеответственно первого и второго ин-динен с выходом компаратора, пр мой

   верторов, а вторые входы второго ии инверсный входы которого соединетретьего элементов И-НЕ подключены ны соответственно с перв1 м н вторьн

   соответственно к входу и выходу тре-выходами интегратора.