SU1453336A1 - Устройство дл индикации квадратурного сдвига фаз между первыми гармониками переменных сигналов - Google Patents

Abstract

Изобретение относитс  к автоматике и информационно-измерительной технике. Цель изобретени  - повышение помехоустойчивости, метрологической надежности и точности индикации квадратурного сдвига фаз между первыми гармониками переменных сиглалов искаженной формы. Устройство содержит фазорасщепитель 1, коммутаторы 2, 6 и 12, инвертор 5, компаратор 9, делители 10 и 11 частоты, сумматор 13, усилители 14 и 17 сигнала несущей и огибающей частот, детектор 15, управл емый фильтр 16, синхронный детектор 18, элементы 19 и 20 пам ти и измерительный прибор 22. Введение управл емых фазовращателей 3 и 7, избирательных усилителей 4 и 8, дифференциального усилител  21, источника 24 напр жени  смещени , сумматора 25, счетного триггера 26, элементов И 27 и 28 и образование новых функциональных св зей обеспечивают достижение поставленной цели. 1 ил. i (Л

Description

Изобретение относится к автоматике и информационно-измерительной технике, может быть использовано для обнаружения, установки, контроля с повышенной точностью квадратурного сдвига фаз между первыми гармониками переменных сигналов искаженной формы.

Целью изобретения является повышение помехоустойчивости, метрологической надежности и точности индикации квадратурного сдвига фаз между первыми гармониками переменных сигналов .

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит квадратурный ' фазорасщепитель 1, выполненный с одним входом и двумя выходами, последовательно соединенные первый коммутатор 2, выполненный с двумя входами и одним выходом, первый управляемый фазовращатель 3, первый избирательный усилитель 4 и инвертор 5, последовательно соединенные второй коммутатор 6, выполненный с двумя входами и одним выходом, второй управляемый фазовращатель 7 и второй избирательный усилитель 8, последовательно соединенные компаратор 9, первый вход которого соединен с входом инвертора 5, а второй·заземлен, первый 10 и второй 11 делители частоты, причем вход з квадратурного фазорасщепителя 1 и первый вход первого коммутатора 2 соединены с первым входом устройства, первый вход второго коммутатора 6 соединен с вторым входом устройства, второй вход первого коммутатора 2 соединен с первым выходом квадратурного фазорасщепителя 1, второй выход которого соединен с вторым входом второго коммутатора 6, последовательно соединенные- третий коммутатор 12, выполненный с двумя входами и одним выходом, входы которого соединены соответственно с входом и выходом инвертора 5, первый сумматор 13, второй вход которого соединен с выходом второго избирательного усилителя 8, усилитель 14 сигнала несущей частоты, детектор 15, управляемый фильтр 16 для выделения сигнала прямоугольной формы, усилитель 17 сигнала огибающей частоты, синхронный детектор 18 и первый элемент 19 памяти, второй элемент 20 памяти, вход которого также подключен к выходу синхронного детектора 18, дифференциальный усилитель 21, входы которого подключены к соответствующим выходам первого 19 и второго 20 элементов памяти, измерительный прибор 22, вход которого соединен с выходом дифференциального усилителя 21, усилитель 23 постоянного тока, вход которого соединен с выходом первого элемента 19 памяти, источник 24 напряжения смещения, выход которого соединен с управляющим входом первого управляемого фазовращателя 3, второй сумматор 25, первый вход которого соединен с выходом усилителя 23 постоянного тока, второй вход соединен с выходом источника 24 напряжения смещения, а выход второго сумматора 25 соединен с управляющим входом второго управляемого фазовращателя 7, счетный триггер 26, вход которого соединен с выходом второго делителя 11 частоты, а выход - с управляющими входами первого 2 и второго 6 коммутаторов, первый логический элемент И 27, входы которого подключены соответственно к прямому выходу триггера 26 и инверсному выходу второго делителя 11 частоты, выход первого логического элемента И 27 соединен .с управляющим входом первого элемента 19 памяти, второй логический элемент И 28, входы которого соединены с инверсными выходами соответственно счетного триггера 26 и второго делителя 11 частоты, а выход логического элемента И 28 соединен с управляющим входом второго элемента 20 памяти.

Устройство работает следующим образом.

Пусть в первый полупериод управляющего сигнала с выхода триггера 26 выходы первого 2 и второго 6 коммутаторов подключаются к своим вторым (нижним на чертеже) входам. В этом случае сравниваемый сигнал U_r поступает на прецизионный высокостабильный квадратурный фазорасщепитель 1, с выхода которого сигналы Uj и U, с кв а др атурнымй первыми гармониками через вторые входы первого 2 и второго 6 коммутаторов поступают на их выходы. При этом сигнал U, через первые уп’равляемый фазовращатель 3 и избирательный усилитель 4 подается на вход инвертора 5. Третий коммутатор 12, входы которого подключены к входу и выходу инвертора 5, периодически ³ 1453336 с частотой инвертирования (коммутации) , задаваемой выходным сигналом делителя 10 частоты, подает на первый вход сумматора 13 то входной, то выходной сигналы инвертора 5. Одновременно сигнал U, , первая гармоника которого квадратурна гармонике сигнала U,¹ , через управляемый фазовращатель 7 рой избирательный усилитель вход сумматора 13, а инвертора 5 - на вход обеспечивая работу 11 частоты и счетного .5 первой второй и вто8, поступает на второй сигнал с входа компаратора 9, делителей 10 и триггера 26 и такую начальную фазу выходного управляющего сигнала делителя 11 частоты, при которой обеспечивается минимальная аддитивная погрешность от комбинационных составляющих. При этом на выходе сумматора 13 получаем последовательность пакетов U_c суммы сигналов U,' U, и их разности Up. Амплитуды этих пакетов U_e и U_t должны быть равны. Однако в результате отклонения модуля и фазы коэффициента передачи инвертора 5 от номиналов, равных соответственно единице и а также от неидентичности фазочастотных и амплитудно-частотных характеристик первых и вторых управляемых фазовращателей 3 и 7, а также первых и вторых избирательных усилителей 4 и 8 и входов сумматора 13 амплитуды пакетов гармоник, т.е. U_c и Up, на выходе сумматора 13 могут отличаться, и выходной сигнал сумматора 13 представляет собой амплитудно-модулированный сигнал. Огибающая этого сигнала, выделенная детектором 15 и фильтром 16, управляемым сигналом с выхода делителя 10 частоты, усиливается усилителем 17 низкой частоты, выпрямляется синхронным детектором 18, управляемым тем же сигналом с выхода делителя 10 частоты, и вместе с сигналом, .обусловленным паразитными связями между цепями управления и сигнала в канале огибающей, запоминается первым элементом 19 памяти во второй половине полупериода управляющего сигнала на выходе триггера 26, что обеспечивается сигналом, поступающим на управляющий вход элемента 19 памяти с выхода логического элемента И 27, на входы которого поступают сигналы с прямого выхода триггера 26 и инверсного выхода дели20 ,

теля 11. Запоминание выходного сигнала синхронного детектора 18 только во второй половине полупериода управляющего выходного сигнала триггера 26 позволяет исключить влияние переходных процессов в первом 3 и втором 7 фазовращателях, первом 4 и втором 8 избирательных усилителях и в фильтре 16 для выделения сигнала прямоугольной формы.

Если переходный процесс не успевает закончиться за первую половину полупериода управляющего сигнала с вы. хода триггера 26, то время запоминания МЬжно уменьшить, используя многовходовые логические элементы И.27 и 28, подключая их остальные входы к инверсным выходам других триггеров делителя 11 частоты (эти связи показаны пунктиром). Таким образом, первый элемент 19 памяти запоминает напряжение, обуславливающее дрейф нуля, т.е.

Во второй полупериод управляющего сигнала с выхода триггера 26 выходы первого 2 и второго 6 коммутаторов подключаются к своим первым (верхним I на чертеже) входам. В этом случае сравниваемый сигнал поступает через первый управляемый фазовращатель 3 и первый избирательный усилитель 4 на вход инвертора 5 и далее на вход ком. паратора 9, обеспечивая работу делителей 10 и 11 частоты и такую начальную фазу выходного сигнала делителя , 10 частоты, при которой аддитивная погрешность от комбинационных состав₍ ляющих становится минимальной. При этом сравниваемый сигнал и_г проходит через второй управляемый фазовращатель 7 и второй избирательный усилитель 8 на второй вход сумматора 13, . сигналы с входа и выхода инвертора 5 через третий коммутатор 12 поступают на первый вход сумматора 13. При непрерывной работе третьего коммутатора 12 на выходе сумматора 13 форми-t руется амплитудно-модулированный сигI нал, амплитудная модуляция которого обусловлена отклонением сдвига фаз между первыми гармониками сравниваемых сигналов· U₄ и U₂ от квадратуры, а также отклонением модуля и фазы ко' эффициента передачи инвертора 5 от номиналов, равных единице и ΊΓ, неидентичностью фазочастотных и амплитудно-частотных характеристик первых’

1453336 6 и вторых управляемых фазовращателей 3 и 7, избирательных усилителей 4 и 8 и входов сумматора 13. Огибающая этого сигнала выделяется детектором 15 и фильтром 16, и совместно с сигналом, обусловленным паразитными связями между цепями управления и сигналом в канале огибающей, усиливается усилителем 17, выпрямляется синхрон- щ ным детектором 18 и во второй половине полупериода управляющего напряжения на выходе триггера 26, т.е. после окончания всех переходных процессов, запоминается вторым элемен- 15 том 20 памяти. Запоминание сигнала синхронного детектора 18 во второй половине второго полупериода выходного сигнала триггера 26 обеспечивается подачей на управляющий вход 20 второго элемента 20 памяти сигнала с выхода второго логического элемента И 28, на входы которого подаются сигналы с инверсных выходов триггера 26 и делителя 11 частоты. Таким 25 образом, на втором элементе 20 памяти напряжение равно =4U₀+Silf, где &U₀ - напряжение смещения и дрейфа нуля; 30

- отклонение сдвига фаз между первыми гармониками сравниваемых .сигналов U, „ ΊΓ и U₂ от ^Ζ 35

S - коэффициент преобразования измерительной схемы.

Затем напряжение с выходов первого 19 и второго 20 элементов памяти поступает на входы дифференциального ₄₀ усилителя 21, на выходе которого по'лучаем напряжение ^{1 =}^ЭП20 = =S*iq>, которое пропорционально только откло- ... нению сдвига фаз между первыми гармониками входных сравниваемых сигналов U_t и U₂ от квадратуры.

Кроме того, напряжение смещения и. дрейфа нуля aU₀ с выхода первого элемента 19 памяти поступает на усилитель 23 постоянного тока и после суммирования с напряжением источника 24 напряжения смещения с помощью сум- $$ матора 25 подается на управляющий j вход второго управляемого фазовращателя 7. Одновременно напряжение с выхода источника 24 напряжения смеще ния воздействует на управляющий вход первого управляемого фазовращателя 3.

Воздействуя на управляющий вход второго управляемого фазоваращателя 7, выходное напряжение сумматора 25 так изменяет сдвиг фаз, вносимый этим фазовращателем, что aU₀ на выходе первого элемента 19 памяти стремится к нулю. А значит к нулю стремится та часть прямоугольного напряжения в.канале огибающей, которая обусловлена отклонением модуля и фазы коэффициента передачи инвертора 5 от номиналов, равных единице и О', неидентичность фазочастотных и амплитудно-частотных характеристик первых и вторых управляемых фазовращателей 3 и 7, избирательных усилителей 4 и 8, а также паразитными связями между цепями управления и сигнала в канале огибающей.

Это автоматически обеспечивает исключение из канала огибающей паразитного прямоугольного напряжения, обусловленного указанными факторами, при работе устройства в широком диапазоне изменения параметров внешней среды и со временем исключает возможность насыщения усилителя огибающей этим напряжением и тем самым повышает метрологическую надежность устройства в целом.

Таким образом, введение в устройство первого 3 и второго 7 управляемых фазовращателей, первого 4 и второго 8 избирательных усилителей, усилителя 23 постоянного тока, источника 24 напряжения смещения, второго сумматора 25, счетного триггера 26, первого 27 и второго 28 логических элементов И и дифференциального усилителя 21, соединение выхода первого коммутатора 2 с входом инвертора 5 через последовательно соединенные первый управляемый фазовращатель 3 и первый избирательный усилитель 4, выхода второго коммутатора 6 с вторым входом первого сумматора 13 через последовательно соединенные второй управляемый фазовращатель 7 и второй .избирательный усилитель 8, выхода первого элемента 19 памяти с входом усилителя 23 постойного тока и первым входом дифференциального усилителя 21, выхода второго элемента 20 памяти с вторым входом дифференциального усилителя 21, выхода дифференциального усилителя 21 с входом измери1453336 8 тельного прибора 22, выхода усилителя 23 постоянного тока с первым входом второго сумматора 25, выхода источника 24 напряжения смещения с вторым входом сумматора 25 и управ- ⁵ ляющим входом первого управляемого фазовращателя 3, выхода второго сумматора 25 с управляющим входом второго управляемого фазовращателя 7, ·] входа счетного триггера 26 с выходом второго делителя 11 частоты, выхода счетного триггера 26 к управляющим входам первого 2 и второго 6 коммутаторов, прямого выхода счетного триггера 26 и инверсного выхода второго делителя 11 частоты к соответствующим входам первого логического элемента И 27, инверсного выхода счетного триггера 26 и инверсного выхода ₂ второго делителя 11 частоты с соответствующими входами второго логического элемента И 28, выхода первого логического элемента И 27 с управляющим входом первого элемента 2 19 памяти и выхода второго логического элемента И 28 с управляющим входом второго элемента 20 памяти выгодно отличает предлагаемое устройство от известного, так как оно об- g падает более высокой помехозащищенностью, точностью и метрологической надежностью.

Claims (1)

1. Формула изобретения

   Устройство для индикации квадратурного сдвига фаз между первыми гармониками переменных сигналов, содержащее квадратурный фазорасщепитель, ₄ первый, второй и третий коммутаторы, сигнальные входы последнего подключены к входу и выходу инвертора, последовательно соединенные первый сумматор, первый вход которого подключен к выходу третьего коммутатора, усили- ⁴ тель сигнала несущей частоты, детектор, управляемый фильтр для выделения сигнала прямоугольной формы, усилитель сигнала огибающей частоты, син- „ 50 хронныи детектор и первый элемент памяти, а также второй элемент памяти, вход которого подключен к входу первого элемента памяти, измерительный прибор, последовательно соединенные компаратор и первый делитель частоты, выход которого подключен к управляющим входам третьего коммутатора, управляемого фильтра для выделения сиг нала прямоугольной формы и синхронного детектора, и второй делитель, частоты, вход которого подключен к выходу первого делителя частоты, причем вход квадратурного фазорасщепителя и первый вход первого коммутатора соединен с первой входной шиной устройства, первый вход второго коммутатора соединен с второй входной шиной устройства, второй вход первого коммутатора соединен с первым выходом квадратурного фазорасщепителя, второй выход которого соединен с вторым входом второго коммутатора, о тли Чающее ся тем, что, с целью повышения точности, помехоустойчивости и метрологической надежности, в него дополнительно введены первый и второй управляемые фазовращатели, первый и второй избирательные усилители, усилитель постоянного тока, источник напряжения смещения, второй сумматор, счетный триггер, первый и второй логические элементы И и дифференциальный усилитель, причем выход первого коммутатора подключен к сигнальному входу первого управляемого фазовращателя, выход которого подключен к входу первого избирательного усилителя, а его выход - к входу инвертора, выход второго коммутатора соединен с сигнальным входом второго управляемого фазовращателя, выход второго управляемого фазовращателя соединен с входом второго избирательного усилителя, а выход второго избирательного усилителя соединен с вторым входом первого сумматора, выход второго элемента памяти соединен с входом усилителя постоянного тока и первым входом дифференциального усилителя, выход первого элемента памяти соединен с вторым входом дифференциального усилителя, а выход дифференциального усилителя соединен с входом измерительного прибора, выход усилителя постоянного тока подключен к первому входу второго сумматора, выход источника напряжения смещения подключен к второму входу второго сумматора и управляющему входу первого фазовращателя, выход второго сумматора соединен с управляющим входом второго управляемого фазовращателя, вход счетного триггера подключен к выходу второго делителя частоты, прямой выход счетного триггера^ подключен к управляющим входам первого и второго коммутаторов, прямой выход счетного триггера и инверсный выход второго делителя частоты . подключены к соответствующим входам первого логического элемента И, инверсные выходы счетного триггера и второго делителя частоты подключены к соответствующим входам второго логического элемента И, выход первого логического элемента И соединен с управляющим входом первого элемента памяти, выход второго логического элемента И соединен с управляющим входом второго элемента памяти, а первый вход компаратора соединен с входом инвертора.