SU1392592A1 - Усилитель считывани - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам. Целью изобретени   вл етс  повьшение быстродействи . Усилитель считывани  содержит первый 1 и второй 2 переключающие элементы на транзисторах первого типа проводимости, первый 3 и второй 4 управл ющие элементы на транзисторах первого типа проводимости , элемент, НЕ 5, третий 6 и четвертый 7 управл ющие элементы на транзисторах второго типа проводимости, первый 8 и второй 9 нагрузочные элементы на транзисторах второго типа проводимости, информационный вход 10, стробирующий )зход 11, информационные выходы 12 и 13. Поставленна  цель достигаетс  за счет исключени  из усилител  считывани  триггерной схемы, следовательно , исключены потери времени на переключение триггерной схемы. 1 ил. л

Description

ci

i

JL

JJL

V

13

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам.

Целью изобретени   вл етс  повышение быстродействи  усилител  считьша- ни .

На чертеже представлена функциональна  схема усилител  считьшани .

Усилитель считывани  содержит первый I и второй 2 переключающие элементы на транзисторах первого типа проводимости, первый 3 и второй 4 управл ющие элементы на транзисторах первого типа проводимости, элемент НЕ 5, третий 6 и четвертый 7 управл ющие элементы на транзисторах второго типа проводимости, первый 8 и второй 9 нагрузочные элементы на

транзисторах второго типа проводимое- 20 считывани  информации, значительно

ти, информационный вход 10, вход II стробировани , первый 12 и второй 13 информационные выходы.

Усилитель считывани  работает следующим образом.

В исходном состо нии на вхоД I1 поступает уровень О, который закрывает транзисторы 3 и 4 первого типа проводимости и открывает транзисторы

миру  тем саьгым на выходах 12 и 13 уровни 1, что свидетельствует о режиме ожидани , при котором информаци  не считана. При этом транзисторы 8 и 9 закрыты.

35

40

.6 и 7 второго типа проводимости, фор-ЗО ты на транзисторах первого типа проводимости , причем затвор транзистора первого переключающего элемента  вл етс  информационным входом усилител , истоки транзисторов первого и второго переключающих элементов соединены с шиной нулевого потенциала усилител , отличающийс  тем, что, с целью повьшени  быстродействи  усилител , в него введены первый и второй управл ющие элементы на транзисторах первого типа проводимости , третий и четвертьй управл ющие элементы на транзисторах второго типа проводимости, первый и второй нагрузочные элементы на транзисторах второго типа проводимости и элемент НЕ, вход которого подключен к затвору транзистора первого переключающего элемента, сток которого подключен к истоку транзистора первого управл ющего элемента, сток которого соединен со стоком транзистора первого нагрузочного элемента, стоком транзистора третьего управл ющего элемента и затвором транзистора второго нагрузочного элемента, сток которого подключен к стоку транзистора четвертого управл ющего элемента, затвору тоанзистора первого нлг-рузочного эле45

При считывании информации по входу 11 поступает уровень 1, который открьшает транзисторы 3 и 4 первого типа проводимости. В зависимости от поступающей по входу 10 информации открываетс  транзистор I или транзистор 2 соответственно, формиру  на выходе 12 или 13 уровень О, при этом транзисторы 6 и 7 закрыты. Уровень 1 на выходе 13 или 12 формируетс  по обратной св зи за счет транзисторов 9 или 8 соответственно, поскольку при этом на затвор транзистора 9 или 8 поступает уровень О со смежного выхода 12 или 13 соответственно. Этим достигаетс  практически эквивалентное по времени формирование пара- фазной информации на выходах 12 и 13, котора  свидетельствует об окончании г считывани  информации, при этом решаетс  задача формировани  активного состо ни  - урс)вп  1 на выходе 12 или I3.

50

В усилителе считывани  перед началом считывани  на выходах 12 и 13 за счет включени  транзисторов 6 и 7 формируютс  уровни 1 (высокого уровн ). в момент считывани  информации транзисторы 6 и 7 отключаютс , при этом на одном из выходов 12 и 13 формируетс  уровень О, который

0 обеспечивает включение одного из

транзисторов 9 или 8 соответственно, поддержива  тем самым активное состо ние 1 (высокий уровень) на одном из выходов 12 или 13. В момент

5 отключени  выходной информации происходит быстрое формирование уровн  1 на выходах 12 и 13 таким образом, что общее врем , т.е. врем  переключени  в исходное состо ние и врем 

уменьшаетс  и быстродействие усилител  считывани  в последовательности циклов считывани  за счет этого повышаетс  .

Claims (1)

1. Формула изобретени 

   Усилитель считьюани , содержащий первый и второй переключающие элемен31392592

   мента и стоку транзистора второго уп-ровани  усилител , первым и вторым

   равл ющего элемента, исток которогоинформационными выходами которого  всоединей со стоком транзистора второ-л ютс  соответственно стоки транзисго переключающего элемента, затвор сторов третьего и четвертого управл юкоторого подключен к выходу элементащих элементов, истоки транзисторов

   НЕ, затворы транзисторов с первогонагрузочных элементов, третьего и

   по четвертый управл ющих элементовчетвертого управл ющих элементов подобъедииены и  вл ютс  входом строби-ключены к шине питани .