SU1370792A1

SU1370792A1 - Clocking device

Info

Publication number: SU1370792A1
Application number: SU853983939A
Authority: SU
Inventors: Владимир Николаевич Калина; Сергей Сергеевич Шалугин; Анатолий Кириллович Школяренко
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1985-12-02
Filing date: 1985-12-02
Publication date: 1988-01-30

Abstract

Изобретение относитс к технике передачи дискретной информации и повышает точность синхронизации путем уменьшени зоны коррекции. Устр- во содержит задающий генератор 1,делитель частоты (ДЧ) 2, дешифратор 3, D-триггер 4, эл-т И-НЕ 5 и блок 6 выделени значащих моментов, состо щий из D-триггеров 7 и 8, эл-та ИСКЛЮЧАЮЩЕЕ ИЛИ 9, инвертора 10. Блок 6 по каждому фронту входного сигнала формирует импульс, совпадающий с одним из импульсов генератора 1 . Устранение вли ни случайных помех достигаетс тем, что значащие моменты входного сигнала, имеющие случайные отклонени выше допустимых значений , отбрасываютс и не вли ют на коррекцию фазы тактовых импульсов (ТИ), В режиме опережени корректирующий импульс (КИ) сбрасывает ДЧ 2 и триггер 4 в нулевое состо ние. Происходит сдвиг фазы ТИ в сторону отставани на один период частоты генератора 1. В режиме отставани момент поступлени КИ на вход ДЧ 2 наступает на один такт раньше. В результате фаза ТИ сдвигаетс в сторону опережени на один период частоты генератора 1. 1 3.п. ф-лы. 1 ил. с (ЛThe invention relates to a technique for transmitting discrete information and improves synchronization accuracy by reducing the correction zone. The device contains a master oscillator 1, a frequency divider (DF) 2, a decoder 3, a D-flip-flop 4, an EL-NE 5 and a block 6 for highlighting significant moments consisting of D-flip-flops 7 and 8, an el EXCLUSIVE OR 9, the inverter 10. Block 6 on each front of the input signal generates a pulse that coincides with one of the pulses of the generator 1. Eliminating the effect of random noise is achieved by the fact that significant moments of the input signal with random deviations above the allowable values are discarded and do not affect the phase correction of clock pulses (TI). In the advanced mode, the correction pulse (CI) resets the RF 2 and trigger 4 zero state. The phase of the TI phase is shifted to the side by one period of the frequency of the oscillator 1. In the lag mode, the time of the arrival of the IC to the DCh 2 input occurs one time earlier. As a result, the phase TI is shifted in the direction of advance by one period of the generator frequency 1. 1 3.p. f-ly. 1 il. with (L

Description

со.with

Ч О к|H About to |

СО 1чЭSO 1chE

Изобретение относитс к технике передачи дискретной информации и может использоватьс в устройствах тактовой синхронизации кольцевых сие- тем передачи данных.The invention relates to a technique for transmitting discrete information and can be used in devices for clock synchronization of ring data transmissions.

Целью изобретени вл етс повышение точности синхронизации путем уменьшени зоны коррекции.The aim of the invention is to improve the synchronization accuracy by reducing the correction zone.

На чертеже представлена структур- ма -электрическа схема устройства тактовой синхронизации.The drawing shows the structure-electric circuit of the clock synchronization device.

Устройство тактовой синхронизации содержит задающий генератор 1, делитель 2 частоты, дешифратор 3, D-триггер 4, элемент И-НЕ 5 и блок 6 выделени значащих моментов, в состав которого вход т первый и второй D-триг- геры 7 и 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9 и инвертор 10.The clock synchronization device contains a master oscillator 1, a frequency divider 2, a decoder 3, a D-flip-flop 4, an IS-NE 5 element and a block 6 for highlighting significant moments, which include the first and second D-flip-flops 7 and 8, the element EXCLUSIVE OR 9 and inverter 10.

Устройство тактовой синхронизации работает следующим образом.The clock synchronization device operates as follows.

На вход устройства поступает информаци из канала св зи. Блок 6 выделени значащих моментов по каждому фронту входного сигнала формирует импульс, совпадающий с одним из импульсов задающего генератора 1. Это происходит следующим образом. Входна информаци по положительному фронту импульса задающего генератора 1 записываетс в первый D-триггер 7, а по отрицательному переписываетс во второй D-триггер 8. Приход значащего момента входного сигнала опреде л етс каждой сменой логического уровн входного сигнала на противоположный . Так как этот момент на выходах первого и второго D-триггеров 7 и 8 в течение промежутка времени, равного длительности импульса задающего генератора 1, существует различие записанной информации, то это фиксируетс в виде соответствующего импульса на выходе элемента ИСКЛЮЧАЮ ЩЕЕ ИЛИ 9.The input of the device receives information from the communication channel. The significant moments extraction unit 6 on each front of the input signal generates a pulse that coincides with one of the pulses of the master oscillator 1. This happens as follows. The input information on the positive edge of the master oscillator 1 is recorded in the first D-flip-flop 7, and on the negative one is written to the second D-flip-flop 8. The arrival of the significant moment of the input signal is determined by each change of the logic level of the input signal to the opposite one. Since this moment at the outputs of the first and second D-flip-flops 7 and 8 for a period of time equal to the duration of the pulse of the master oscillator 1, there is a difference in the recorded information, this is recorded in the form of a corresponding pulse at the output of the element EXCLUDE ALS OR 9.

При манчестерском кодировании информаци передаетс удвоенной частотой , в св зи с этим значащий момент выдел етс не только на границах би- товых интервалов, но и в его середине , поэтому этот значащий момент не должен участвовать в коррекции фазы тактовых импульсов. Зона, в которой разрешено воздействие значащих момен тов входного сигнала на фазу тактовы импульсов, задаетс дешифратором 3. Она должна не допускать прохождение значащего момента входного сигналаIn Manchester coding, information is transmitted by double frequency, in connection with this a significant moment is allocated not only at the boundaries of bit intervals, but also in its middle, therefore this significant moment should not participate in the correction of the phase of clock pulses. The zone in which the influence of the significant moments of the input signal on the phase of the clock pulses is allowed is specified by the decoder 3. It should prevent the passage of the significant moment of the input signal

в середине битового интервала. Кроме того, в случае рассогласовани фаз она должна обеспечить корректировку фазы тактовых импульсов минимум на один импульс в ту или другую сторону. При этом дешифратор 3 стро- бируетс в паузе между импульсами задающего генератора 1. Это необходимо во избежание ложных срабатываний D-триггера 5. В процессе работы дешифратор 3 определ ет начало зоны, в которой разрешена коррекци фазы тактовых импульсов. При этом на первом выходе дешифратора 3 по вл етс импульс , устанавливающий D-триггер 4 в состо ние логической 1. Единичный уровень сигнала с выхода D-триггера 4 разблокирует элемент И-НЕ 5. При по влении значащего момента входного сигнала на входе элемента И-НЕ 5, на его выходе формируетс , отрицательный импульс, устанавливающий делитель 2 частоты в исходное состо ние. По заднему положительному фронту этого импульса D-триггер 4 также устанавливаетс в нулевое состо ние и вновь блокирует элемент И-НЕ 5.in the middle of the bit interval. In addition, in case of phase mismatch, it must ensure that the phase of the clock pulses is adjusted for at least one pulse in one direction or the other. In this case, the decoder 3 is built in the pause between the pulses of the master oscillator 1. This is necessary to avoid false triggering of the D-flip-flop 5. During operation, the decoder 3 determines the beginning of the zone in which the correction of the clock pulse phase is allowed. In this case, a pulse appears at the first output of the decoder 3, which sets the D-flip-flop 4 to the logical 1 state. A single signal level from the output of the D-flip-flop 4 unlocks the AND-NOT element 5. When a significant moment appears at the input signal of the And element - NO 5, a negative pulse is formed at its output, setting the divider 2 frequencies to the initial state. On the back positive edge of this pulse, D-flip-flop 4 is also set to the zero state and again blocks the NAND element 5.

Импульс на втором выходе дешифратора 3 служит дл установки D-триггера 4 в нулевое состо ние на тот случай , если значащий момент входного сигнала не попадает в зону, в которой разрешена коррекци фазы тактовых импульсов, и сам не устанавливает триггер в это состо ние. Это может произойти, если в результате случайной помехи фронт входного сигнала отклон етс на величину интервала больше допустимого. В этом случае по нему не следует производить корректировку фазы тактовых импульсов, так как она ложна .The pulse at the second output of the decoder 3 serves to set the D-trigger 4 to the zero state in case the significant moment of the input signal does not fall into the zone in which correction of the phase of clock pulses is allowed, and does not set the trigger to that state. This can occur if, as a result of random interference, the front of the input signal is deflected by an interval value greater than the allowable one. In this case, it should not be used to adjust the phase of the clock pulses, since it is false.

Таким образом, устранение вли ни случайных помех достигаетс тем, что знача цие моменты входного сигнала, имеющие случайные отклонени вьш1е допустимых , отбрасываютс и не вли ют на коррекцию фазы тактовых импульсовThus, the elimination of the effect of random noise is achieved by the fact that the values of the input signal moments, having random deviations of the maximum allowable, are rejected and do not affect the correction of the phase of clock pulses.

В режиме опережени импульсы задающего генератора 1 также поступают на делитель 2 частоты. После определени дешифратором 3 начала зоны возможной коррекции фазы тактовых имт пульсов D-триггер 4 устанавливаетс в единичное состо ние, разблокиру элемент И-НЕ 5. Так как тактовые импульсы устройства опережают значащие моменты входного сигнала, то делитель 2 частоты, пройд нулевое состо ние , на своих выходах переходит в следующее состо ние. На выходе блока 6 выделени знача1цих моментов импульс по вл етс не в нулевом состо нии делител 2 частоты, а в следующем такте. Корректирующий импульс сбрасывает делитель 2 частоты и D- триггер 4 в нулевое состо ние. В результате делитель 2 частоты оп ть начинает делить частоту с нулевого состо ни , что приводит к сдвигу фазы выходных тактовых импульсов в стоIn the advance mode, the pulses of the master oscillator 1 are also fed to the divider 2 frequencies. After the decoder 3 determines the beginning of the zone of possible correction of the phase of clock pulses, D-flip-flop 4 is set to one, unblocking the element AND-NOT 5. Since the device’s clock pulses advance the significant moments of the input signal, the divider 2 frequencies pass through the zero state, on its outputs goes to the next state. At the output of block 6 of the selection of significant moments, the pulse appears not in the zero state of the divider 2 frequency, but in the next clock cycle. The correction pulse resets the divider 2 frequencies and the D-trigger 4 to the zero state. As a result, the frequency divider 2 again begins to divide the frequency from the zero state, which leads to a phase shift of the output clock pulses of one hundred

ментов вл етс входом устройства, а выход делител частоты - выходом устройства, отличающеес тем, что, с целью повышени точности синхронизации путем уменьшени зоны коррекции, введены дешифратор и D-триггер, при этом выход D-триггера подключен к другому входу элемента И-НЕ, выход которого подключен к установочному входу делител частоты и к входу синхронизации D- триггера, управл ющий вход которого вл етс входом логического О, выход задаюThe device is the input of the device, and the output of the frequency divider is the output of the device, characterized in that, in order to improve the synchronization accuracy by reducing the correction zone, a decoder and a D-flip-flop are entered, and the output of the D-flip-flop is connected to another input of the NAND element The output of which is connected to the setting input of the frequency divider and to the synchronization input of the D-flip-flop, the control input of which is the input of the logic O, the output is set

рону отставани на один период часто- ig щего генератора подключен к стробиты задающего генератора 1.The lag of one period of the igig generator is connected to the gate of the master oscillator 1.

В режиме отстаивани устройство работает аналогичным образом. Момент поступлени корректирующего импульса на вход сброса делител 2 частоты не совпадает с моментом естественного перехода делител в нулевое состо ние , а наступает на один такт раньше. В результате этого одно из состо ний делител 2 частоты исключаетс и фаза выходных тактовых импульсов сдвигаетс в сторону опережени на один период частоты задающего генератора 1.In the standby mode, the device operates in the same way. The moment of arrival of the corrective impulse to the reset input of the divider 2 frequency does not coincide with the moment of the natural transition of the divider to the zero state, but comes one clock earlier. As a result, one of the states of the splitter 2 frequency is eliminated and the phase of the output clock pulses is shifted in the direction of advance by one period of the frequency of the master oscillator 1.

Claims

1. A clock synchronization device containing a series-connected master oscillator, a block for highlighting significant moments and an NAND element, as well as a frequency divider, to the input of which the master oscillator output is connected, with the information input of the block cx value 20

25

thirty

35

40

The main input of the decoder, to the information inputs of which the outputs of the corresponding bits of the frequency bodies are connected, and the outputs of the decoder are connected to the single and zero inputs of the D-flip-flop respectively.

2. The device according to claim 1, characterized in that the block for highlighting significant moments comprises a first D-flip-flop, the output of which is connected to the information input of the second D-flip-flop and to the first input of the EXCLUSIVE OR element, to the second input of which the output of the second D is connected -trigger, the synchronization input of the first D-flip-flop is connected via an i-inverter to the sync input of the second D-flip-flop and is a clock input of the block of significant moments, the information input of which is the information input of the first D-flip-flop, and the output of the And Plug or block is output isolation of significant points.

the decoding input, to the information inputs of which the outputs of the corresponding bits of the frequency divider are connected, and the outputs of the decoder are connected to the single and zero inputs of the D-flip-flop respectively.

2. The device according to claim 1, characterized in that the block for highlighting significant moments contains the first D-flip-flop, the output of which is connected to the information input of the second D-flip-flop and to the first input of the EXCLUSIVE OR element, to the second input of which is connected the output of the second D-flip-flop The synchronization input of the first D-flip-flop is connected via an in-i inverter to the sync input of the second D-flip-flop and is the clock input of the significant moments block, whose information input is the information input of the first D-flip-flop, and the output of SKLYUCHAYUSCHEE OR is an output of the isolation of significant points.