SU1316006A1 - Analog-digital adder - Google Patents
Analog-digital adder Download PDFInfo
- Publication number
- SU1316006A1 SU1316006A1 SU864015415A SU4015415A SU1316006A1 SU 1316006 A1 SU1316006 A1 SU 1316006A1 SU 864015415 A SU864015415 A SU 864015415A SU 4015415 A SU4015415 A SU 4015415A SU 1316006 A1 SU1316006 A1 SU 1316006A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- adder
- analog
- digital
- output
- inputs
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к гибридной вычислительной технике и может быть использовано при построении специализированных вычислительных устройств , ориентированных на решение систем алгебраических дифференциальных и разностных уравнений. Целью изобретени вл етс повышение точности и разрешающей способности сумматора . Аналого-цифровой сумматор содержит цифровой п-разр дный комбинационный сумматор 1, аналоговый инвертор 3, первый компаратор 4, RS- триггер 5, второй компаратор 6, первый 7, второй 8 и третий 9 ключи, первую, вторую и третью шины эталонных напр жений 10, 11 и 12, входы 13 и выходы 14. Достижение цели обеспечиваетс благодар введению в цифровой комбинационный- сумматор дополнительного аналогового разр да, содержащего аналоговый сумматор с четырьм входами, аналоговый инвертор, схему сравнени RS-триггер, два компаратора , первый, второй и третий ключи, а также новым св з м между перечисленными элементами. 1 ил. (О (Л п :о 05 о о 05The invention relates to hybrid computing and can be used in the construction of specialized computing devices aimed at solving systems of algebraic differential and difference equations. The aim of the invention is to improve the accuracy and resolution of the adder. The analog-digital adder contains a digital p-bit combinational adder 1, analog inverter 3, first comparator 4, RS-trigger 5, second comparator 6, first 7, second 8 and third 9 keys, first, second, and third buses of reference voltages 10, 11 and 12, inputs 13 and outputs 14. Achieving the goal is achieved by introducing into the digital combinational adder an additional analog discharge containing an analog adder with four inputs, an analog inverter, a comparison circuit RS trigger, two comparators, first, second and third to Yuchi and m new bonds between these elements. 1 il. (Oh (ln: o 05 o o 05
Description
113113
Изобретение относитс к вычислительной технике, в частности к гибридной вычислительной технике, и может быть использовано дл построени специализированных вычислительных устройств дл решени алгебраических и дифференциальных уравнений и многих других применений.The invention relates to computing, in particular to hybrid computing, and can be used to build specialized computing devices for solving algebraic and differential equations and many other applications.
Целью изобретени вл етс повышение точности и разрешающей способности сумматора.The aim of the invention is to improve the accuracy and resolution of the adder.
На чертеже приведена схема (п+1)- разр дного аналого-цифрового сумматора .The drawing is a diagram of (n + 1) —discharge analog-digital adder.
Сумматор содержит цифровой- п-раз- р днмй комбинационный сумматор 1, аналоговый сумматор 2, аналоговый сумматор 2, аналоговый инвертор 3, первый компаратор 4, RS-триггер 5, второй компаратор 6, первый ключ 7, второй ключ 8, третий ключ 9, первую шину 10 эталонного напр жени , соответствующего цифровой единице, вторую шину 11 эталонного напр жени соответствующего единице аналогового переноса, третью шину 12 эталонного напр жени , соответствующего инвертированной цифровой единице, входы 13 и выходы 1Д.The adder contains a digital-p-rand DNY combinational adder 1, analog adder 2, analog adder 2, analog inverter 3, first comparator 4, RS flip-flop 5, second comparator 6, first key 7, second key 8, third key 9 , the first bus 10 of the reference voltage corresponding to the digital unit, the second bus 11 of the reference voltage corresponding to the analog transfer unit, the third bus 12 of the reference voltage corresponding to the inverted digital unit, inputs 13 and outputs 1Д.
Выход переноса старшего разр да цифрового п-разр дного комбинационного сумматора 1 подключен к управл ющему вхЬду первого ключа 7, выход которого соединен с первым входом аналогового сумматора 2 с четырьм входами . Выход аналогового сумматора 2 через аналоговый инвертор 3 подключен к первому входу компаратора 4, второй вход которого соединен с шиной 10 эталонного напр жени цифровой единицы . Выход упом нутого компаратора 4 соединен с S установочным входом триггера 5, выход которого подключен к управл ющему входу второго ключа 8 и к управл ющему вхрду третьего ключа 9. Вход третьего ключа 9 соединен с шиной 12 эталонного инвертированного напр жени цифровой единицы , а выход - с вторым входом аналогового сумматора 2. Выход второго ключа 8 соединен с шиной младшего разр да цифрового п-разр дного комбинационного сумматора I. Выход аналогового сумматора 2 подключен к первому входу компаратора 6, второй вход которого соединен с шиной нулевого потенциала, а выход - с R входом RS- триггера 5. Информационный вход первого ключа 7 соединен с шиной 11 эта62The higher-order transfer output of the digital p-bit combinational adder 1 is connected to the control input of the first key 7, the output of which is connected to the first input of the analog adder 2 with four inputs. The output of the analog adder 2 through an analog inverter 3 is connected to the first input of the comparator 4, the second input of which is connected to the bus 10 of the reference voltage of the digital unit. The output of the comparator 4 is connected to the S setup input of the trigger 5, the output of which is connected to the control input of the second key 8 and to the control input of the third key 9. The input of the third key 9 is connected to the bus 12 of the reference inverted digital unit voltage, and the output with the second input of the analog adder 2. The output of the second key 8 is connected to the low-voltage bus of the digital n-bit combinational adder I. The output of the analog adder 2 is connected to the first input of the comparator 6, the second input of which is connected to the bus zero potential, and the output - with the R input of the RS-trigger 5. The information input of the first key 7 is connected to the bus 11 eta62
лонного напр жени единицы аналогового переноса, а информационный вход второго ключа 8 - с шиной 10 эталонного напр жени , соответствующегоanalog voltage of the unit of analog transfer, and the information input of the second key 8 with the bus 10 of the reference voltage corresponding to
цифровой единице. Третий и четвертый входы 13 аналогового сумматора 2 вместе с пе 5выми и вторыми входами 13 п разр дов цифрового п-разр дного комбинационного сумматора 1 вл ютс digital unit. The third and fourth inputs 13 of the analog adder 2, together with the ne 5th and second inputs of the 13 n bits of the digital n-bit combiner adder 1, are
двум (п+1)-разр дными входами 13 устройства, а выход 14 аналогового инвертора 3 вместе с выходами 14п разр дов цифрового п-разр дного комбинационного сумматора 1 вл етс выходом (п+1)-го разр да сумматора. Рассмотрим работу сумматора на примерах суммировани чисел при , т.е. когда устройство содержит три цифровых одноразр дных сумматораtwo (n + 1) -digit inputs 13 of the device, and the output 14 of the analog inverter 3, together with the outputs 14p of the digital n-bit combiner combiner 1, is the output of the (n + 1) -th digit of the adder. Consider the operation of the adder with examples of summation of numbers for, i.e. when the device contains three digital one-digit adders
дл суммировани целых частей и один аналоговый разр д дл суммировани дробных частей чисел.for summing whole parts and one analog bit for summing fractional parts of numbers.
В двоичной системе счислени любое число может быть представленоIn the binary number system any number can be represented
последовательностью двоичных цифрbinary digit sequence
.,...v:,oto,ui, , (1)., ... v:, oto, ui,, (1)
где OL ; либо О, либо 1, а зап та отдел ет целую часть числа от дробной.where is OL; either O or 1, and the comma separates the integer part from the fractional part.
Эта запись соответствует сумме степеней числа 2, вз тых с указанными в ней коэффициентамиThis record corresponds to the sum of the powers of 2 taken with the coefficients specified in it
п m - оp m - about
0.2 -ьЫ„.,2 +...+,,2 ci,2 0.2-s „., 2 + ... + ,, 2 ci, 2
+о6.,2 +...+ o6., 2 + ...
Дл имеем ,2 For we have, 2
(2)(2)
,2 +oi,2 +ot,2 2 . (3), 2 + oi, 2 + ot, 2 2. (3)
В этом выражении представлены три старших разр да числа дл задани его целой части и младший разр д дл задани его дробной части. Как видно из (3), в дробной части числа могут быть заданы только ноль либоIn this expression, the three most significant digits of the number are given to specify its integer part and the lower order to specify its fractional part. As can be seen from (3), in the fractional part of the number, only zero can be given
единица с весом 0,5.unit with a weight of 0.5.
В предлагаемом сумматоре младший разр д вл етс аналоговым, принцип работы которого основан на суммировании токов. Информаци на его входахIn the proposed adder, the least significant bit is analog, the principle of which is based on the summation of currents. Information at its entrances
может задаватьс в виде любого уровн напр жени в диапазоне от нул до одного вольта.can be set to any voltage level from zero to one volt.
Выражение (3) дл данного сумма- тора может быть представлено в видеExpression (3) for a given totalizer can be represented as
,2Чы„2%./ , (4), 2 × 2%. /, (4)
где г - основание системы счислени (не об зательно двоичной);where g is the base of the number system (not necessarily binary);
33
,о, PI - чнсе.ч г-й системы, oh, PI - chnse.h g-th system
счислени (дл принимает любое значение из р да символов 0,1,2,,..,9). Таким образом, если в единичные уровни в цифровом сумматоре 1 задаютс напр жением 1 В,, то в аналоговом разр де, например, при (в дес тичной системе счислени ) входна информаци (дробна часть чисел может быть задана любым уровнем напр жени из р да разрешенных уровней: 0,0 В, 0,1 В,...0,9 В.numeration (for takes any value from a number of characters 0,1,2 ,, .., 9). Thus, if the unit levels in the digital adder 1 are set by the voltage 1 V, then in the analogue discharge, for example, with (in decimal number system) the input information (the fractional part of the numbers can be set with any voltage level from permitted levels: 0.0 V, 0.1 V, ... 0.9 V.
Работу предлагаемого сумматора рассмотрим в предположении, что его аналоговый младший разр д работает с дес тичной системе счислени .We consider the operation of the proposed adder under the assumption that its analog low-order bit works with a decimal number system.
Пример 1. Пусть необходимо найти сумму У чисел х,1,6 и х,8 т.е,Example 1. Let it be necessary to find the sum Y of the numbers x, 1.6 and x, 8 i.e.,
,6+1,,4. , 6 + 1,, 4.
(5)(five)
Работа сумматора начинаетс с момента подачи на щину 10 эталонного напр жени , соответствующего цифровой единице, - В (при двоичной системе счислени в цифровом сумматоре 1); на шину 12 эталонного напр жени , соответствующего инвертированной цифровой единице, - Ь 1 В; на шину 11 эталонного напр жени , соответствующего единице аналогового переноса и 0,1 В (т.е. аналоговый разр д вл етс дробными в дес тичной системе счислени перенос в этот разр д имеет вес младшей единицы этого же разр да и задаетс уровнем в 0,1 В). IThe operation of the adder starts from the moment when the reference voltage corresponding to the digital unit is applied to the bus 10, - B (with the binary number system in the digital adder 1); on the bus 12 of the reference voltage corresponding to the inverted digital unit - L 1 V; on the bus 11 of the reference voltage corresponding to the unit of analogue transfer and 0.1 V (i.e., the analogue discharge is fractional in the decimal number system, the transfer to this bit has the weight of the least significant unit of the same bit and is set to 0 1) I
Двоичные коды целых частей слагаемых X , и х (0,01 и 001 соответственно ) суммируютс в трехразр дном цифровом сумматоре 1, а дробные части слагаемых х, и х, задаютс на третьем и четвертом входах 13 аналогового сумматора 2 в виде напр жений, соответственно равных +0,6 В и +0,8 В и суммируютс в аналоговом разр де.The binary codes of the integer parts of the X, and x components (0.01 and 001, respectively) are summed in a three-bit digital adder 1, and the fractional parts of the x, and x components are specified on the third and fourth inputs 13 of the analog adder 2 as voltages, respectively equal to +0.6 V and +0.8 V and summed up in analogue bit.
Напр жение на выходе аналогового сумматора 2 L „ „должно мен тьс отThe output voltage of the analog adder 2 L „„ should vary from
2 ВЫХ2 EXIT
нулевого уровн до уровн -(0,6+0,8) -1,4 В, а напр жение на выходе инвертора 3 и,- соответственно от ну5 рЫ Ithe zero level to the level - (0.6 + 0.8) -1.4 V, and the voltage at the output of the inverter 3 and, -, respectively, from well 5 рЫ I
левого уровн до уровн +1,4 В. Однако когда напр жение U, g, достигает уровн 1 В, срабатывает компаратор 4 и по S входу устанавливает RS-триггер 5 в единичное состо ние. Единичный сигнал с выхода RS-триггера 5 откры64of the left level to the level of +1.4 V. However, when the voltage U, g reaches the level of 1 V, the comparator 4 is triggered and sets the RS flip-flop 5 to one state on the S input. A single signal from the output of the RS-flip-flop 5 open64
влет второй ключ 8, и на рход ишны переноса младшего разр да Tpt-xpas- р дного цифрового сумматора 1 от шины 10 эталонного напр жени , соответствующего цифровой единице, подаетс единичны уровень. Единичный сигнал с выхода RS-триггера 5 одновременно открывает третий ключ 9, и на второй вход аналогового сумматора 2 от шиныthe second key 8 is injected, and the Tpt-xpas-digital digital adder 1 is transferred from the bus 10 of the reference voltage corresponding to the digital unit to the unit of the reference voltage corresponding to the digital unit, a unit level is applied. A single signal from the output of the RS-flip-flop 5 simultaneously opens the third key 9, and to the second input of the analog adder 2 from the bus
12 эталонного напр жени , соответствующего инвертированной цифровой единице , подаетс напр жение, равное по уровню -1 В. Следовательно, на выходе аналогового сумматора 2 устанавливаетс напр жение U,. -(0,6 + 0,8 Вр(ж 12 of the reference voltage corresponding to the inverted digital unit, a voltage equal to -1 V is applied. Consequently, the voltage U, is set at the output of the analog adder 2. - (0.6 + 0.8 Vr (W
-1,0) ,4 В, а на выходе аналогового инвертора 3 - напр жение U -1.0), 4 V, and the output of the analog inverter 3 is the voltage U
вЫ1( WY1 (
+0,4 В.+0.4 V.
На выходах 14 трехразр дного циф0At the outputs of 14 three-digit digital
рового сумматора 1 устанавливаетс level adder 1 is set
с учетом переноса из аналогового разр да кодincluding transfer from analog bit code
001 - цела часть 1-го числа, 001 - цела часть 2-го числа, 5 001 - перенос из младшего разр да001 - the whole part of the 1st number, 001 - the whole part of the 2nd number, 5 001 - transfer from the lower order
011 - цела часть суммы.011 - part of the amount is intact.
Таким образом, цела часть полученной суммы чисел х , и х ,j равна (011)2 Thus, the part of the resulting sum of the numbers x, and x, j is equal to (011) 2
Q 3|,рр а дробна часть этих же чисел, полученна на выходе 14 аналогового разр да, равна (0,4), . Окончательно имеем правильный результат ,6+1,8 3,4.Q 3 |, the pp a fractional part of the same numbers, obtained at the output 14 of the analog discharge, is (0.4),. Finally we have the correct result, 6 + 1.8 3.4.
Пример 2. Сумматоры с круго вым (циклическим) переносом предназначены дл суммировани чисел, заданных в пр мых и обратных кодах: положительным числам соответствует пр мой код, отрицательным - обратный. Старший разр д вл етс знаковым, причем О знакового разр да соответствует положительному числу, а I - отрицательному.Example 2. Circular (cyclic) transfer adders are used to sum numbers that are specified in forward and inverse codes: the positive numbers correspond to the direct code, the negative ones to the reverse. The most significant bit is significant, and the sign bit O corresponds to a positive number, and I to a negative number.
В соответствии с общим правиломAccording to the general rule
5 нахождени обратного кода отрицательного числа, дл отрицательных дес тичных чисел, например дп ,6 и ,8, обратные равны соответственно (2,),3, (ч обр 5 for finding the inverse code of a negative number, for negative decimal numbers, for example, dp, 6 and, 8, the backward ones are respectively (2,), 3, (h arr
0 где символ 9 (по аналогии с двоичным символом 1) в знаковом разр де свидетельствует, что данный код отрицательньй.0 where symbol 9 (by analogy with binary symbol 1) in the sign bit indicates that this code is negative.
5 ПримерЗ. Пусть необходимо получить сумму У чисел х,-1,6 и ,8, ,6-1,,4. Обратные двоичные коды целых частей чисел х, и х- равны соответственно (110), и5 Example. Let it be necessary to obtain the sum Y of numbers x, -1.6 and, 8,, 6-1,, 4. The inverse binary codes of the integer parts of the numbers x and x are, respectively, (110), and
110),j, где третий старший разр д вл етс знаковым. Обратные дес тичные коды дробных частей чисел х и Хр равны соответственно 9,3 и 9.1, где второй разр д вл етс знаковым В рассматриваемом сумматоре знак чила находитс в старшем разр де цифрового трехразр дного сумматора 1. Этот знак в равной мере относитс как к целой части, числа, так и к его дробной части. Поэтому дробна часть чисел х, и х задаетс в виде напр жений соответственно 0,3 В и 0,1 В без знакового разр да.110), j, where the third most significant bit is significant. The inverse decimal codes of the fractional parts of the numbers x and xp are equal to 9.3 and 9.1, respectively, where the second bit is significant. In the considered adder, the sign of the digit is in the higher order of the digital three-digit adder 1. This sign is equally regarded as integer parts, numbers, and to its fractional part. Therefore, the fractional part of the numbers x and x is given as voltages of 0.3 V and 0.1 V, respectively, without a sign bit.
Итак, при задании исходной ин- формации в цифровом трехразр дном сумматоре 1 на линии кругового (циклического ) переноса по вл етс единичный сигнал, поступающий на управл ющий вход первого ключа 7. Первый ключ 7 открываетс , и от шины 11 эталонного -напр жени , соответствующей единице аналогового переноса, на первый вход аналогового сумматора 2 поступает эталонное напр жение единиць аналогового переноса U,, равное и 0,1 В (младша единица дробной части дес тичного числа). В результате выходное напр жение аналогового сумматора с четырьм входами 2 и„ становитс равнымSo, when setting the initial information in the digital three-bit adder 1, a single signal appears on the circular (cyclic) transfer line arriving at the control input of the first key 7. The first key 7 opens, and from the reference voltage 11, corresponding to the unit of analog transfer, the first input of analog adder 2 receives the reference voltage of the unit of analog transfer U, equal to and 0.1 V (the younger unit of the fractional part of the decimal number). As a result, the output voltage of the analog adder with four inputs 2 and "becomes equal to
6bt 6bt
- Выходное напр жение аналогового инвертора 3 и, следовательно, напр жение на выходной шине 14 аналогового разр да станов тс равными - The output voltage of the analog inverter 3 and, therefore, the voltage on the output bus 14 of the analog discharge becomes equal
и +(0,1+0,3+0,1)+0,5 В. Звыхand + (0.1 + 0.3 + 0.1) +0.5 V. Zvyh
На выходных шинах 14 цифрового трех- разр дного сумматора 1 устанавливаютс коды:On the output buses 14 of the digital three-bit adder 1, the codes are set:
110 - цела часть 1-го числа, + 110 - цела часть 2-го числа,110 - the whole part of the 1st number, + 110 - the whole part of the 2nd number,
000 - перенос младших разр дов 000 - transfer low-order bits
1100 - цела часть суммы1100 - part of the amount intact
- единица круговот о - unit circulation
(циклического) переноса в младший разр д 50 устройства.(cyclic) transfer to the low-order bit 50 of the device.
Таким образом, цела часть полученной суммы чисел х, и х равна (100)2 -3,0 , а дробна часть этих же чисел равна +0,5. Преобразуем дробную часть Thus, the whole part of the obtained sum of numbers x and x is (100) 2 -3.0, and the fractional part of these numbers is +0.5. Convert the fractional part
ВНИИПИ Заказ 2365/52VNIIPI Order 2365/52
Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4Random polygons pr-tie, Uzhgorod, st. Project, 4
5 0 5 О 5 0 5 About
5five
5five
0 0
из обратного кода в пр мой со знаком. Обратный код дробной части со знаком равен 9.5. Отсюда пр мой код равен -(9.9-9,5)-0,4.from the return code to the direct with the sign. The reverse code of the fractional part with a sign is 9.5. From here the direct code is - (9.9-9.5) -0.4.
Окончательно имеем правильный результатWe finally have the correct result.
,+x, ,6-1 ,,,4., + x,, 6-1 ,,, 4.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864015415A SU1316006A1 (en) | 1986-01-24 | 1986-01-24 | Analog-digital adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864015415A SU1316006A1 (en) | 1986-01-24 | 1986-01-24 | Analog-digital adder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1316006A1 true SU1316006A1 (en) | 1987-06-07 |
Family
ID=21219095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864015415A SU1316006A1 (en) | 1986-01-24 | 1986-01-24 | Analog-digital adder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1316006A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2656741C1 (en) * | 2017-09-04 | 2018-06-06 | Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук | Method and system of execution of distributed analog-digital summing and management of its implementation |
-
1986
- 1986-01-24 SU SU864015415A patent/SU1316006A1/en active
Non-Patent Citations (1)
Title |
---|
Папернов А.А. Логические основы цифровой вычислительной техники. М.;Советское радио, 1972, с. 155, рис. 1. Карцев М.А. Арифметика цифровых машин. М.: Наука, 1969, с. 142, рис. 2-1. * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2656741C1 (en) * | 2017-09-04 | 2018-06-06 | Федеральное государственное бюджетное учреждение науки Институт проблем управления им. В.А. Трапезникова Российской академии наук | Method and system of execution of distributed analog-digital summing and management of its implementation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5382955A (en) | Error tolerant thermometer-to-binary encoder | |
EP0221238B1 (en) | Error tolerant thermometer-to binary encoder | |
US4520347A (en) | Code conversion circuit | |
EP0135290B1 (en) | Analog-to-digital-converter and related encoding technique | |
GB1580447A (en) | Code converters | |
SU1316006A1 (en) | Analog-digital adder | |
SE429080B (en) | DIGITAL FILTER DEVICE FOR OWN-SIZED QUANTIZED Pulse Code Modulated Signals | |
US4860241A (en) | Method and apparatus for cellular division | |
US3603976A (en) | Modular encoder | |
US3569956A (en) | Minimal logic block encoder | |
JPS6014535B2 (en) | analog to digital converter | |
JPH02195729A (en) | Analog/digital converting circuit | |
US4903027A (en) | A/D converter comprising encoder portion having function of multiplying analogue input by digital input | |
SU756624A1 (en) | Voltage-to-code converter | |
SU1501277A1 (en) | Binary to binary-decimal code converter | |
SU1325484A1 (en) | Device for q = 2m-1 modulus convolution | |
SU1626385A1 (en) | Device for binary-residue conversion | |
RU2099776C1 (en) | Digital adder | |
SU1478212A1 (en) | Divider | |
SU1097999A1 (en) | Device for dividing n-digit numbers | |
JPH0675743A (en) | Preceding-1 detector for minimum delay having bias control for result | |
SU1656684A1 (en) | Delta-sigma coder | |
SU1485406A1 (en) | Code-to-voltage converter | |
SU1196864A1 (en) | Device for determining sign of number in residual class system | |
SU696450A1 (en) | Device for adding in redundancy notation |