SU1279027A1 - Стабилизированный преобразователь посто нного напр жени - Google Patents

Abstract

Изобретение относитс  к электротехнике , в частности к вторичным источникам электропитани . Цель изобретени  - улучшение динамических характеристик при повьшении надежности , а также стабилизаци  частоты переключений. Подключение выхода триггера 6 к вторым входам элементов И 7 и ИЛИ-НЕ 8 обеспечивает регулировку скважности импульсов на выходе вьтр мител  13 в соответствии с уровнем модулирующего сигнала, подаваемого на интегратор 2. Информаци  об изменении модулирующего сигнала передаетс  на выход устройства дважды за период переключени  двухтактного ключевого усилител  10. Это улучшает динамические характеристики. Надежность повышаетс  тем, что в усилителе 10 .отсутствуют сквозные токи, так с $ как на врем , обратно пропорциональное модулирующему сигналу, оба плеча (П усилител  10 выключены. Стабилизаци  С частоты переключений осуществл етс  узлом 5 задержки, управл емым модули рующим сигналом. 1 з.п. ф-лы, 2 ил. CD О ю

Description

Фиг.1

112

Изобретение относитс  к электротехнике и может быть использовано в стабилизированных конверторах, вторичных источниках питани , ключевых усилител х сигналов низкой частоты и т.п.

Целью изобретени   вл етс  улучшение динамических характеристик при повьшении надежности устройства.

На фиг.1 приведена структурна  схема стабилизированного преобразовател  посто нного напр жени ; на фиг.2 - временные диаграммы, по сн ющие его работу.

Устройство содержит первый 1 и второй 2 интеграторы, первый 3 и второй 4 компараторы. Узел задержки 5, триггер 6, логические элементы И 7, ИЛИ-НЕ 8, ИЛИ 9, двухтактный ключевой усилитель 10, трансформатор И, узел обратной св зи 12 и вьшр ми- тель 13.

Интеграторы 1 и 2 имеют два входа - пр  мой и инверсный и могут быть вьшолнены на базе операци:онных усилителей , причем их инверсные входы должны быть соединены с общей шиной. Узел задержки может быть выполнен, например, на интегрирующих цепочках и логических .элементах И-НЕ. В качестве триггера 6 используетс  D- триггер с предустановкой. Двухтактный ключевой усилитель 10 может быть вьтолнен по трансформаторной схеме со средней точкой или по мостовой схеме. Выпр митель 13 может быть выполнен по мостовой схеме или полумостовой схеме со средней точкой. Узел обратной св зи 12 подключаетс  к выходным выводам через резистивный делитель .

Устройство работает следующим образом .

Когда триггер 6 не подключен выходами к вторым входам элементов И 7 и ИЛИ-НЕ 8 и второй вход элемента И 7 соединен с потенциалом логической 1, второй вход элемента ИЛИ- НЕ 8 соединен с общей шиной. Пусть на выходе узла задержки присутствует нулевой уровень (фиг.2.3). При этом на выходе элемента И 7 будет логический О, а на выходе элемента ИЛИ- НЕ 8 - логическа  1, котора  откроет нижнее плечо двухтактного ключевого усилител  10 (фиг,2.4). По вившийс  между выходами двухтактного ключевого усилител  10 потенциал на

5

0

5

чинает интегрироватьс  интегратором 1 (фиг.2.1), компаратор 3 переключаетс  (фиг.2.2), сформированный им фронт импульсов проходит через узел задержки 5 за врем  t (фиг.2.3) и переключает плечи двухтактного ключевого усилител  10, при этом разность потенциалов на входе интегратора 1 мен ет знак, напр жение на его выходе начинает уменьшатьс  (фиг.2.1), и, когда оно сравниваетс  с нулевым уровнем, переключаетс  компаратор 3 (фиг.2.2), на его выходе формируетс  спад импульса, который, пройд  за врем  t через узел задержки 5, переключает плечи двухтактного ключевого усилител  10 и т.д. Интегратор 1 обеспечивает равенство вольтсекунд- ных -площадей импульсов на вьпсоде двухтактного, ключевого усилител  10

(V

IF

dt

il

ш

1 Р

tn

.

0

5

0

5

0

5

При подключенном выходе триггера 6 к вторьп входам элементов И 7 и ИЛИ-НЕ 8 обеспечиваетс  возможность , регулировки скважности импульсов на выходе вьтр мител  13 в соответствии с уровнем модулирующего сигнала Uj подаваемого на первьй вход интегратора 2. Во врем  действи  импульса на одном из выходов двухтактного ключевого усилител  10 интегратор 2 интегрирует напр жение рЕ - U. (фиг.2.5); Спад или фронт импульса, задержанный узлом задержки 5, проходит через элементы И 7 или ИЛИ-НЕ 8 и элемент ИЛИ 9 и переключает триггер 6 (фиг.2.7), сигнал с выходов которого устанавлиззает на выходах элементов И 7 и ИЛИ -НЕ 8 нулевой уровень и оба плеча двухтактного ключевого усилител  10 закрыты (фиг.2.4). На выходе вьшр митсзл  13 устанавливаетс  нулевой уровень (фиг.2.7), и интегратор 2 начинает интегрировать напр жение - и,д (фиг.2.5), Когда напр жение на выходе интегратора 2 достигает нулевого уровн , переключаетс  компаратор 4 (фиг.2.6), выходное напр жение которого возвращает в исходное положение триггер 6 (фиг.2.7). Выходной сигнал узла з а- держки через элемент И 7 или ИЛИ-НЕ 8 включает соответствующее плечо двухтактного ключевого усилител  10 (фиг.4.4). Интегратор 2 обеспечивает

31279027

пропорциональность среднего за перипереключении напр жени  на выходе р мител  13 напр жению U,

4

4 t|{

J.fiEdt

-ЧоА

и

i .

i

«Oft

dt

или

X

J frE(t) - U,(t)) dt 0,.

i . где E(t)

E при t t t;;.

0 при t . t t

K-H

ПРИ изменении мен етс  и среднее значение напр жени  на выходе выпр мител  13 в каждом периоде напр жени  на его выходе, т.е. информаци  об изменении напр жени  Mof, передаетс  на выход устройства фактически за период переключений двухтактного ключевого усилител  10, что и обеспечивает высокие ди- 25 ходными выводами, элемент И, выход намические характеристики устройства. Кроме того, обеспечиваетс  отсутствие сквозных токов в двухтактном ключевом усилителе 10 приП . рЕ, так как на врем  ,;, 30 оба плеча двухтактного ключевого усилител  10 выключены (фиг.2.4), что повьшает надежность устройства.

Вместе с тем, изменение периода переключений зависит от модулирован35

которого соединен с первым управл ю щим входом двухтактного ключевого усилител , отличающийс  тем, что, с целью улучшени  динамических характеристик при повьшении надежности, введен второй компарато второй интегратор D-триггер, логиче кие элементы ИЛИ и ИЛИ-НЕ и узел за держки, который включен между выходом первого компаратора и первыми входами логических элементов И и ИЛИ-НЕ, выходы которых подключены к входам элемента ИЛИ, .выход элемента ИЛР1-НЕ соединен с вторым управл ющи входом двухтактного ключевого усили тел , вторые входы элементов И и - ИЛИ-НЕ подключены соответственно к пр мому и инверсному выходам триггера , вход синхронизации которого сое ле динен с выходом элемента ИЛИ, D- вход с общей шиной, а установочный вход - с выходом второго коммутатор которого подключен к выходу вто рого интегратора, первый вход которо го соединен с входным выво,ом, а вто рой вход через узел обратной св зи - с выходным выводом.

ного сигнала U

моА

так как изменение среднего уровн  напр жени  на выходе вьшр митеЛ  13 происходит за счет модул ции паузы, а импульс напр жени  имеет посто нную длительность tjj, котора  определ етс  временем задержки t узла задержки 5. Эта зависимость периода переключений от и

«оА

имеет следующий вид:

Т

.

Это в определенной мере ограничивает область применени  устройства.

При изменении модулирующего сигнала в широком диапазоне в устройстве дополнительно обеспечиваетс  стабилизаци  частоты переключений. Дл  этого узел задержки 5 выполн етс  управл емым, а управление осуществл ют модулиругощим сигналом Таким образом, чтобы выполн лось условие пропорциональности

t,.

и.

O

5

0

ц

При этом период переключений практически не зависит от уровн 

UMOA т /jE.

Стабилизаци  частоты переключений в устройстве позвол ет использовать его в регул торах напр жени  с большим динамическим и частотным диапазоном изменени  модулирующего сигнала .

Claims (2)

1. Фиг.1 112 Изобретение относитс  к электротехнике и может быть использовано в стабилизированных конверторах, вторичных источниках питани , ключевых усилител х сигналов низкой частоты и т.п. Целью изобретени   вл етс  улучше ние динамических характеристик при повьшении надежности устройства. На фиг.1 приведена структурна  схема стабилизированного преобразовател  посто нного напр жени ; на фиг.2 - временные диаграммы, по сн ющие его работу. Устройство содержит первый 1 и второй 2 интеграторы, первый 3 и вто рой 4 компараторы. Узел задержки 5, триггер 6, логические элементы И 7, ИЛИ-НЕ 8, ИЛИ 9, двухтактный ключевой усилитель 10, трансформатор И, узел обратной св зи 12 и вьшр митель 13. Интеграторы 1 и 2 имеют два входа - пр мой и инверсный и могут быть вьшолнены на базе операци:онных усилителей , причем их инверсные входы должны быть соединены с общейшиной Узел задержки может быть выполнен, например, на интегрирующих цепочках и логических .элементах И-НЕ. В качестве триггера 6 используетс  Dтриггер с предустановкой. Двухтактный ключевой усилитель 10 может быть вьтолнен по трансформаторной схеме со средней точкой или по мостовой схеме. Выпр митель 13 может быть выполнен по мостовой схеме или полумос товой схеме со средней точкой. Узел обратной св зи 12 подключаетс  к вы ходным выводам через резистивный де литель. Устройство работает следующим образом . Когда триггер 6 не подключен выходами к вторым входам элементов И 7 и ИЛИ-НЕ 8 и второй вход элемен та И 7 соединен с потенциалом логической 1, второй вход элемента ИЛИНЕ 8 соединен с общей шиной. Пусть на выходе узла задержки присутствуе нулевой уровень (фиг.2.3). При этом на выходе элемента И 7 будет логиче кий О, а на выходе элемента ИЛИНЕ 8 - логическа  1, котора  откроет нижнее плечо двухтактного клю чевого усилител  10 (фиг,2.4). По вившийс  между выходами двухтактног ключевого усилител  10 потенциал на 7 инает интегрироватьс  интегратором 1 (фиг.2.1), компаратор 3 переключаетс  (фиг.2.2), сформированный им ронт импульсов проходит через узел задержки 5 за врем  t (фиг.2.3) и ереключает плечи двухтактного ключевого усилител  10, при этом разность потенциалов на входе интегратора 1 мен ет знак, напр жение на его выходе начинает уменьшатьс  (фиг.2.1), и, когда оно сравниваетс  с нулевым уровнем, переключаетс  компаратор 3 (фиг.2.2), на его выходе формируетс  спад импульса, который, пройд  за врем  t через узел задержки 5, переключает плечи двухтактного ключевого усилител  10 и т.д. Интегратор 1 обеспечивает равенство вольтсекундных -площадей импульсов на вьпсоде двухтактного, ключевого усилител  10 1 Р При подключенном выходе триггера 6 к вторьп входам элементов И 7 и ИЛИ-НЕ 8 обеспечиваетс  возможность , регулировки скважности импульсов на выходе вьтр мител  13 в соответствии с уровнем модулирующего сигнала Uj подаваемого на первьй вход интегратора 2. Во врем  действи  импульса на одном из выходов двухтактного ключевого усилител  10 интегратор 2 интегрирует напр жение рЕ - U. (фиг.2.5); Спад или фронт импульса, задержанный узлом задержки 5, проходит через элементы И 7 или ИЛИ-НЕ 8 и элемент ИЛИ 9 и переключает триггер 6 (фиг.2.7), сигнал с выходов которого устанавлиззает на выходах элементов И 7 и ИЛИ-НЕ 8 нулевой уровень и оба плеча двухтактного ключевого усилител  10 закрыты (фиг.2.4). На выходе вьшр митсзл  13 устанавливаетс  нулевой уровень (фиг.2.7), и интегратор 2 начинает интегрировать напр жение - и,д (фиг.2.5), Когда напр жение на выходе интегратора 2 достигает нулевого уровн , переключаетс  компаратор 4 (фиг.2.6), выходное напр жение которого возвращает в исходное положение триггер 6 (фиг.2.7). Выходной сигнал узла з адержки через элемент И 7 или ИЛИ-НЕ 8 включает соответствующее плечо двухтактного ключевого усилител  10 (фиг.4.4). Интегратор 2 обеспечивает 3 пропорциональность среднего за пери од переключении напр жени  на выход выпр мител  13 напр жению U, J.fiEdt J frE(t)- U,(t)) dt 0,. i. E при t t t;;. где E(t) 0 при t . t t ПРИ изменении мен етс  и среднее значение напр жени  на выхо де выпр мител  13 в каждом периоде напр жени  на его выходе, т.е. информаци  об изменении напр жени  Mof, передаетс  на выход устройства фактически за период переклю чений двухтактного ключевого усилит л  10, что и обеспечивает высокие д намические характеристики устройств Кроме того, обеспечиваетс  отсутствие сквозных токов в двухтактном ключевом усилителе 10 приП рЕ, так как на врем  ,;, оба плеча двухтактного ключевого ус лител  10 выключены (фиг.2.4), что повьшает надежность устройства. Вместе с тем, изменение периода переключений зависит от модулирован ного сигнала U так как изменение среднего уровн  напр жени  на выходе вьшр митеЛ  13 происходит за счет модул ции паузы, а импульс нап р жени  имеет посто нную длительность tjj, котора  определ етс  временем задержки t узла задержки 5. Эта зависимость периода переключений от и имеет следующий вид: Это в определенной мере ограничивает область применени  устройства. При изменении модулирующего сигнала в широком диапазоне в устройст ве дополнительно обеспечиваетс  ста билизаци  частоты переключений. Дл  этого узел задержки 5 выполн етс  управл емым, а управление осуществл ют модулиругощим сигналом Таким образом, чтобы выполн лось ус ловие пропорциональности 27 ц При этом период переключений практически не зависит от уровн  UMOA т /jE. Стабилизаци  частоты переключений в устройстве позвол ет использовать его в регул торах напр жени  с большим динамическим и частотным диапазоном изменени  модулирующего сигнала . Формула изобретени  1. Стабилизированный преобразователь посто нного напр жени , содержащий двухтактный ключевой усгшитель, выходы которого подключены к первичной обмотке трансформатора и к входам первого интегратора, соединенного выходом с входами первого компаратора , вторична  обмотка трансформатора через вьтр митель соединена с выходными выводами, элемент И, выход которого соединен с первым управл ющим входом двухтактного ключевого усилител , отличающийс  тем, что, с целью улучшени  динамических характеристик при повьшении надежности, введен второй компаратор, второй интегратор D-триггер, логические элементы ИЛИ и ИЛИ-НЕ и узел задержки , который включен между выходом первого компаратора и первыми входами логических элементов И и ИЛИ-НЕ, выходы которых подключены к входам элемента ИЛИ, .выход элемента ИЛР1-НЕ соединен с вторым управл ющим входом двухтактного ключевого усилител , вторые входы элементов И и ИЛИ-НЕ подключены соответственно к пр мому и инверсному выходам триггера , вход синхронизации которого соединен с выходом элемента ИЛИ, Dвход с общей шиной, а установочный вход - с выходом второго коммутатора, которого подключен к выходу второго интегратора, первый вход которого соединен с входным выво,ом, а второй вход через узел обратной св зи с выходным выводом.
2. 2. Преобразователь по п.1, о т л и ч а ю щ и и с   тем, что, с целью стабилизации частоты переключений , узел задержки выполнен управл емым И подключен входом управлени  к входному выводу.