SU1275788A1 - Device for automatic stabilizing of amplitude of video signal - Google Patents
Device for automatic stabilizing of amplitude of video signal Download PDFInfo
- Publication number
- SU1275788A1 SU1275788A1 SU853932323A SU3932323A SU1275788A1 SU 1275788 A1 SU1275788 A1 SU 1275788A1 SU 853932323 A SU853932323 A SU 853932323A SU 3932323 A SU3932323 A SU 3932323A SU 1275788 A1 SU1275788 A1 SU 1275788A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- outputs
- block
- Prior art date
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Description
элемент ИЛИ-НЕ 28 и два ЦАП 30 и 31. При данной совокупности элементов устройства наличие в видеосигнале геометрических шумов датчика 5, а также наличие шумов и импульсных флуктуации видеосигнала не привод т к настройке устройства по уровню выбросов . Это повьппает точность работы устройства при изменении фоновой подсветки и пространственной частоты передаваемого изображени . В пп.2 и 3 формулы даны примеры выполнени БС 21,-22 и 23 и ЛБ 26. 2 з.п.ф-лы,5 ил.an OR-NO 28 element and two D / A converters 30 and 31. With this combination of device elements, the presence in the video signal of the geometric noise of sensor 5, as well as the presence of noise and pulsed fluctuations of the video signal, do not result in a device tuning by emission level. This increases the accuracy of the device when changing the backlight and the spatial frequency of the transmitted image. Claims 2 and 3 of the formula give examples of the performance of BS 21, -22 and 23, and LB 26. 2 cf f-crystals, 5 ill.
1 ., Изобретение относитс к передаче и анализу изображений с помощью датчиков видеосигнала на приборах с зар довой св зью (ПЗС) и может быть использовано, в частности, в телевизионной технике и в автоматике. Целью изобретени вл етс повышение точности стабилизации амплитуды видеосигнала. На фиг.1 представлена структурна электрическа схема устройства; на фиг.2 - структурна электрическа схема блока сравнени ; на фйг.З структурна электрическа схема логического блока; нафиг.4 и 5 - диаграммы напр жений в различн1ых точках устройства. Устройство автоматической стабилизации амплитуды видеосигнала содер жит генератор 1 тактовых импульсов, . согласующий усилитель 2 выходного регистра, согласующий усилитель 3 секции пам ти, согласующий усилитель 4 секции накоплени , датчик 5 видеосигнала на приборе с зар довой св зью (ПЗС), видеоусилитель 6, первый компаратор 7 напр жений, делитель 8 частоты, блок 9 отсчета длины строки и кадра, формирователь 10 импульса конца строки и кадра, компаратор 11 кодов, первьй реверсивный счетчик 12 RS-триггер 13, регулируемы усилитель 14, дифференциальный усилитель 15, второй и третий компараторы 16 и 17 напр жений, второй элемент И 18 первый элемент ИЛИ 19, первый элемен И 20, второй, третий и первый блоки 21-23 сравнени , второй и трети й реверсивные счетчики 24 и 25, логический блок 26, второй элемент ИЛИ 27, элемент Ш1И-НЕ 28, третий элемент ИЛИ 29, первый и второй цифроаналого вые преобразователи (ЦАП) 30 и 31. Блок сравнени содержит счетчик 32 импульсов, компараторы 33 и 34 кодов, RS-триггеры 35 и 36 и элемент И 37. Логический блок содержит элементы ИЛИ 38 и 39, элементы И-НЕ 40 и 41 и элементы НЕ 42 и 43. Устройство работает следующим образом . Генератор 1 вьфабатывает сигналы управлени дл согласующих усирителей 2, 3 и 4, импульсы управлени блоком 9 и делителем 8 частоты, кадровые гас щие импульсы (фиг.4р, 5а), поступающие на второй вход формировател 10 импульса конца строки и кадра, второй вход второго элемента ИЛИ 27 и третий вход логического блока 26. Блок 9 формирует параллельный код, поступающий на первые входы компаратора 11 кодов, а также гас щую смесь приемника (фиг.45), поступающую на первый вход формировател 10. Формирователь 10 формирует импульсы конца строки и кадра (фиг.4(), поступающие на вторые входы блоков 21-23 сравнени , импульсы конца кадра (фиг.4г), поступающие на R-вход RS-триггера 13 и на четвертые входы блоков 21-23 сравнени . Согласующий усилитель 2 формирует импульсы управлени выходным регистром (фиг.АЭ), которые поступают с второго выхода согласующего усилител 2 на вторые входы элементов И 18 и 20, второй вход элемента ИЛИ 19, причем каждый импуотьс соответствует элементу изображени ПЗС-матрицы. . Параллельный двоичный код поступает с выхода реверсивного счетчика 12 на второй вход компаратора 11 кодов , на первый вход которого поступает параллельный двоичный код с вы-; хода блока 9. При совпадении кодов с выхода блока 9 и реверсивного счетчика 12 импульс совпадени с выхода компаратора 11 кодов устанавливает RS-триггер 13 в состо ние логической единицы. Импульсы конца кадра (фиг.4й устанавливают RS-триггер 13 в состо ние логического нол . Врем накоплени зар дов датчиком 5 видеосигнала на ПЗС определ етс кодом на выходе реверсивного счетчика 12. При увеличении кода на выходе реверсивного счетчика 12 врем накоплени зар да уменьшаетс , а при уменьшении кода увеличиваетс до величины Т Т (фиг;4р), определ емой как максимальное врем накоплени зар да. Видеосигнал с выхода датчика 5 через видеоусилитель- 6 поступает на первый вход компаратора 7 напр жений на второй вход которого подаетс опор ный сигнал Unopi (фиг.Ае). При превы шении уровнем видеосигнала опорного сигнала Upop на выходе компаратора 7 вьфабатываетс сигнал уровн логической единицы (фиг.Атк, поступающий на первый вход элемента И 20, на вто рой вход которого поступают импульсы с согласующего усилител 2 выходного регистра. С выхода элемента И 20 на третий вход третьего блока 23 сравнени поступают импульсы, количество которых равно количеству элементов ПЗС, видеосигнал с которых превьшает заданный пороговый уровень , (фиг.4р . На первый вход блока 23 сравнени подаетс код числа, равного количеству дефектных элементов изображени , видеосигнал с которых превышает опорный сигнал (фиг.4е), а на второй вход блока 23 сравнени подаетс код числа, равного допустимому числу элементов изображени , видеосигнал с которых может превысить уровень опорного сигнала . Видеосигнал с выхода видеоусилител 6 через регулируемый усилитель 14 и дифференциальный усилитель 15 поступает на первые входы компараторов 16 и 17 напр жений, на вторые входы которых подаютс опорные сигналы UnopT и , соответственно (фиг.5&). При превьшении уровнем видеосигнала уровней опорных сигналов и U(iop3 выходах соответствующих компараторов 17 и 16 напр жений вырабатываютс сигналы уровн логической единицы. Сигнал с выхода компаратора 17 поступает на первый вход элемента ИЛИ 19, а сигнал с выхода компаратора 16 поступает на первый вход элемента И 18. На вторые входы элементов И 18, ИЛИ 19, поступают импульсы с второго выхода согласующего усилител 2 (фиг.43). С выхода элемента И 18 на третий вход блока 21 сравнени поступают импульсы , количество которых равно числу элементов ПЗС, видеосигнал с которых превышает заданный опорный уровень UOOPS -:(фиг.5б), а с выхода элемента Ш1И 19 на третий вход блока 22 сравнени поступают импульсы, количество которых равно.числу элементов ПЗС, видеосигнал с которых меньше заданного порогового уровн Unop2 (фиг.5&). На первый вход блока 21 сравнени подаетс код числа, равного количеству элементов изображени , видеосигнал с которых превыиает уровень опорного сигнала , а на второй вход блока 21 сравнени код числа, равного допустимому количеству элементов изображени , вьщеосигнал с которых превышает уровень опорного сигнала ПОР 3 На первый вход блока 22 сравнени подаетс код числа, равного количеству элементов изображени , видеосигнал с которых ниже уровн опорного сигнала , а на второй вход блока сравнени подаетс код числа, равного допустимому количеству элементов изображени , видеосигнал с которых ниже опорного сигнала . Работу устройства автоматической стабилизации амплитуды видеосигнала можно разделить на три цикла. Во врем первого цикла происходит автоматическа регулировка чувствительности изображени датчика 5 на ПЗС. Если в течение строки или кадра количество импульсов, поступающих на третий вход блока 23 сравнени , Дольше чисел, установленных на первом и втором входах этого блока , то на его первом выходе в момент времени t (фиг.4м, период Т1) установитс состо ние логической единицы, а на втором выходе в тот же момент времени (фиг.4п, период Т1) установитс состо ние логического нол , на выходе элемента ИЛИ 27 в момент времени t установитс состо ние логического нол (фиг.4н, период Т1). В течение времени, когда уровень кадрового гас щего импульса (фиг.Аа) равен нолю, реверсивный счетчик 12 будет работать на сложение и его код увеличитс на число импульсов, поступакицих с делител 8 частоты, врем накоплени зар да и амплитуда видеосигнала уменьшитс (, фиг.4р, периоды Т1, Т2 фиг.4е).1. The invention relates to the transmission and analysis of images using video signal sensors on devices with charge-coupled communication (CCD) and can be used, in particular, in television technology and in automation. The aim of the invention is to improve the accuracy of stabilization of the amplitude of the video signal. Figure 1 shows the structural electrical circuit of the device; Fig. 2 is a structural electrical circuit of the comparison unit; on fig.Z structurally electrical circuit of the logic unit; Figures 4 and 5 are voltage diagrams at various points of the device. A device for automatically stabilizing the amplitude of a video signal contains a generator of 1 clock pulses,. output register matching amplifier 2, memory section matching amplifier 3, accumulation section matching amplifier 4, video signal sensor 5 on a charge coupled device (CCD), video amplifier 6, first voltage comparator 7, frequency divider 8, length reference unit 9 line and frame, pulse shaper 10 end of line and frame, comparator 11 codes, first reversing counter 12 RS flip-flop 13, adjustable amplifier 14, differential amplifier 15, second and third comparators 16 and 17 voltages, second element AND 18 first element OR 19, first And 20, the second, third and first blocks 21-23 of comparison, the second and third reversible counters 24 and 25, the logical block 26, the second element OR 27, the element SH1I-NO 28, the third element OR 29, the first and second digital channels converters (D / A converters) 30 and 31. The comparison unit contains a counter of 32 pulses, comparators 33 and 34 codes, RS flip-flops 35 and 36, and element 37. The logic block contains elements OR 38 and 39, elements AND-NOT 40 and 41, and elements NOT 42 and 43. The device operates as follows. The generator 1 supervises the control signals for matching amplifiers 2, 3 and 4, the control pulses of the block 9 and the frequency divider 8, frame damping pulses (Fig.4, 5a) received at the second input of the driver 10 of the end of line and frame, the second input of the second the element OR 27 and the third input of the logic unit 26. The block 9 forms a parallel code arriving at the first inputs of the comparator 11 codes, as well as the quenching mixture of the receiver (Fig.45) arriving at the first input of the imaging unit 10. The imaging unit 10 generates pulses of the end of the line and frame (figure 4 (), by Stepping on the second inputs of the comparison blocks 21-23, the end of frame pulses (Fig. 4d) arriving at the R input of the RS flip-flop 13 and the fourth inputs of the comparison blocks 21-23. The matching amplifier 2 generates control pulses of the output register (Fig. AE ), which come from the second output of the matching amplifier 2 to the second inputs of the elements AND 18 and 20, the second input of the element OR 19, and each imputoc corresponds to the image element of the CCD matrix. . The parallel binary code is fed from the output of the reversible counter 12 to the second input of the comparator 11 codes, the first input of which receives the parallel binary code from you-; block 9. When the codes from the output of block 9 and the reversible counter 12 coincide, a pulse of coincidence with the output of the code comparator 11 sets the RS flip-flop 13 to the state of logical one. The end-of-frame pulses (Figure 4) set the RS flip-flop 13 to the logical zero state. The charge accumulation time of the video signal sensor 5 on the CCD is determined by the code at the output of the reversing counter 12. As the code at the output of the reversing counter 12 increases, the accumulation time of the charge decreases, and decreasing the code increases to T T (Fig; 4p), defined as the maximum accumulation time of the charge. The video signal from the output of the sensor 5 through the video amplifier 6 is fed to the first input of the voltage comparator 7 to the second input of which is supplied Unopi rational signal (Fig. Ae). When the video level of the reference signal Upop is exceeded at the output of the comparator 7, the signal of the level of the logical unit is outputted (Fig. Attack to the first input of the AND element 20, the second input of which receives impulses from the matching amplifier). Output register 2. From the output of the element I 20, the third input of the third comparison unit 23 receives pulses, the number of which is equal to the number of CCD elements, the video signal from which exceeds the specified threshold level (Fig. 4p). The first input of the comparator unit 23 is given a code of a number equal to the number of defective pixels, the video signal from which exceeds the reference signal (Fig. 4e), and the second input of the comparator unit 23 is supplied with a code of a number equal to the allowable number of pixels, the video signal from which may exceed reference level. The video signal from the output of video amplifier 6 through the adjustable amplifier 14 and the differential amplifier 15 is fed to the first inputs of the voltage comparators 16 and 17, the second inputs of which are supplied by the reference signals UnopT and, respectively (Fig. 5). When the video signal level exceeds the reference signal levels and U (iop3 outputs of the corresponding voltage comparators 17 and 16, logical level signals are generated. The signal from the comparator 17 output goes to the first input of the OR 19 element, and the signal from the comparator 16 goes to the first input of the AND 18. Pulses from the second output of matching amplifier 2 are received at the second inputs of the elements 18 and OR 19. From the output of the element 18 and 18 the third input of the comparison unit 21 pulses are received, the number of which is equal to the number of CCD elements the video signal from which exceeds a predetermined reference level UOOPS is: (fig.5b), and from the output of element Sh1I 19, pulses are received to the third input of comparison unit 22, the number of which is equal to the number of CCD elements, the video signal from which is less than a predetermined threshold level Unop2 (FIG. 5 &.). The first input of the comparison unit 21 is given a code of a number equal to the number of picture elements, the video signal from which exceeds the reference signal level, and to the second input of the comparison unit 21 a code of a number equal to the allowable number of picture elements, the signal from which exceeds the level of the reference signal POR 3 At the first input of the comparator unit 22, a code of a number equal to the number of picture elements, the video signal from which is below the reference signal signal is fed, and a code of a number equal to the permissible number of pixels, the video signal from which is below the reference signal is fed to the second input of the comparison block signal. The operation of the device for automatically stabilizing the amplitude of the video signal can be divided into three cycles. During the first cycle, the image sensitivity of the sensor 5 on the CCD is automatically adjusted. If during the line or frame the number of pulses arriving at the third input of comparison unit 23, are longer than the numbers set on the first and second inputs of this block, then the first output at the time t (fig. 4m, period T1) is set to logical units, and at the second output at the same point in time (fig. 4n, period T1) the state of logical zero is set, at the output of the element OR 27 at time t, the state of logical zero is established (fig.4n, period T1). During the time when the frame damping pulse (Fig. AA) is equal to zero, the reversible counter 12 will work on addition and its code will increase by the number of pulses received from frequency divider 8, the accumulation time of the charge and the amplitude of the video signal will decrease (, .4p, periods T1, T2 fig.4e).
Если.в течение строки или кадра количество импульсов, поступающих на третий вход блока 23 сравнени меньше чисел, установленных на первом и втором входах этого блока, то на его первом (фиг.4м, период Т2) и втором .выходах (фиг.4п, период Т2) установитс состо ние логического нол , на выходе элемента ИЛИ 27 в мо мент времени t. установитс состо ние логического нол (фиг,4н, период Т2). В течение времени, когда уровень кадрового гас щего импульса равен нулю (фиг.4q), реверсивный счетчик 12 будет работать на вычитание и его код уменьшитс на .число импульсов , поступающих с делител ВчасТоты . Врем накоплени зар да и амплитуда видеосигнала увеличиваютс ( фиг.4р, периоды ТЗ; Т2;фиг.4е Врем накоплени зар да ограни но периодом Т(фиг.4р).If during a line or frame the number of pulses arriving at the third input of comparison unit 23 is less than the numbers set on the first and second inputs of this block, then on its first (fig.4m, period T2) and second exit (fig.4p, the period T2) is set to a state of logical zero, at the output of the element OR 27 at the time t. the state of the logical zero is set (fig. 4n, period T2). During the time when the level of the frame extinguishing pulse is zero (fig. 4q), the reversible counter 12 will work on the subtraction and its code will decrease by the number of pulses coming from the divider time. The accumulation time of the charge and the amplitude of the video signal increase (FIG. 4p; periods of TK; T2; FIG. 4e) The accumulation time of the charge is limited to a period T (FIG. 4p).
При достижении максимального времени накоплени Т выходе элемен ИЛИ 29 (фиг.1) установитс состо ние логического нол , на выходе элементов ИЛИ-НЕ 28, ИЛИ 27 - состо ние логической единицы, запрещающее счет реверсивного счетчика 12. Врем накоплени датчика 5 видеосигнала на ПЗС останетс равным ,, When the maximum accumulation time T is reached, the output of the elements OR 29 (FIG. 1) will be set to a logical zero state, the output of the OR-NOT 28, OR 27 elements will be the state of the logical unit, prohibiting the counting of the reversing counter 12. The accumulation time of the video signal sensor 5 on the CCD will remain equal,
Если в течение строки или кадра количество импульсов, поступающ111х на третий вход блок1 23 сравнени больше числа, установленного на первом входе блока 23 сравнени , но меньше числа, установленного на его втором входе, то на втором выходе блока 23 срайнени в момент времени, t установитс состо ние логической единицы (фиг,4р, период ТЗ), на выходе элемента ИЛИ 27 установитс состо ние логической единицы (фиг.4н, период ТЗ) . Реверсивный счетчик 12 не изменит своего кода, врем накоплени не изменитс (фиг.4(э) и дальнейша работа устройства автоматической стабилизации амплитуды видеосигнала будет зависеть от состо ний на выходах блока 22 сравнени (фиг.1), осуществл ющего вместе с логическим блоком 26, реверсивным счетчиком 25, ЦАП 31, дифференциальным усилителем 15, компаратором 17 напр жений и элементом ИЛИ 19 прив зку видеосигнала к уровню, установленному на втором входе компаратора 17 напр жений.If during a line or frame the number of pulses arriving at the third input of the comparison unit 23 of the comparison is greater than the number set at the first input of the comparison block 23, but less than the number set at its second input, then at the second output of the srinene block 23 at the time point, t the state of the logical unit (FIG. 4p, the period of the TK); at the output of the OR element 27, the state of the logical unit will be established (FIG. 4n, the period of the TZ). The reversible counter 12 will not change its code, the accumulation time will not change (Fig. 4 (e), and the further operation of the automatic video amplitude stabilization device will depend on the states at the outputs of the comparator unit 22 (Fig. 1) implementing together with the logic unit 26 , a reversible counter 25, a D / A converter 31, a differential amplifier 15, a comparator of 17 voltages and an OR 19 element assigning a video signal to a level set at the second input of the voltage comparator 17.
Устройство автоматической стабилизации амплитуды видеосигнала приступит к второму циклу работы, во врем которого производитс автоматическа фиксаци уровн видеосигнала.The device for automatically stabilizing the amplitude of the video signal will begin the second cycle of operation, during which the video signal level is automatically fixed.
Если количество импульсов, поступивших на первый вход блока 22 сравнени в Течение строки или кадра, больше чисел, записанных на первом и втором входах блока 22 сравнени , тогда в момент времени t, (фиг.56) на первом выходе блока 22 сравнени установитс состо ние логической единицы , а на втором выходе блока 22 сравнени (фиг.5г), втором выходе логического блока 26 (фиг.53) в тот же момент времени установитс состо ние логического нол , реверсивный счетчик 25 начнет работать на сложение , увеличива двоичный код на своем выходе и потенциал на выходе ЦАП 31. Посто нна составл юща видеосигнала на выходе дифференциального усилител 15 возрастет (фиг.58 период Т2).If the number of pulses arriving at the first input of comparison unit 22 during a row or frame is greater than the numbers recorded on the first and second inputs of comparison unit 22, then at time t, (Fig. 56), the first output of comparison unit 22 will be set to logical unit, and the second output of the comparator unit 22 (FIG. 5d), the second output of the logic unit 26 (FIG. 53) at the same time point is set to a logical zero, the reversible counter 25 will start to work on addition, increasing the binary code on its output and output potential N 31. A constant component video signal at the output of differential amplifier 15 will increase (58A period T2).
Если количество импульсов, поступивших на первый вход блока 22 сравнени в течение строки или кадра, меньше чисел, записанных на первом н втором входах блока 22 сравнени , то в момент времени t, на первом (фиг,56) и втором (фиг.5г) выходах блока 22 сравнени и на втором выходе логического блока 26 (фиг.53) установ тс состо ни логического нол . Реверсивный счетчик 25 будет работать на вычитание, уменьша двоичный код на своем выходе и потенциа на выходе ЦАП 31.If the number of pulses received at the first input of comparator unit 22 during a row or frame is less than the numbers recorded on the first and second inputs of the comparator unit 22, then at time t, on the first (FIG. 56) and second (FIG. 5d) the outputs of the comparator unit 22 and at the second output of the logic unit 26 (Fig. 53) the states of the logical zero are established. Reversible counter 25 will work on the subtraction, reducing the binary code at its output and the potential at the output of the DAC 31.
Посто нна составл юща на выходе дифференциального усилител 15 уменьшитс (фиг.55, иериод ТЗ),The constant component at the output of the differential amplifier 15 decreases (Fig. 55, iriod TK),
Если количество импульсов, сосчитанных в течение строки, кадра счетчиком 32 импульсов блока 22 сравнени больше числа, установленного на перBOM входе, но меньше числа, установленного на втором входе блока 22 сравнени , то в момент времени t, на первом и втором выходах блока 22 сравнени установитс состо ние логической единицы (фиг.5в,г) состо ние -логической единицы установитс и на втором выходе логического блока 26 в тоу же момент времени (фиг,5(3), реверсивный счетчик 25 не изменит своего кода и дальнейша работа устройства стабилизации амплитуды видеосигнала будет зависеть от состо ний на выходах блока 21 сравнени , осуществл ющего вместе с компаратором 16 напр жени , -элементом И 18, логичес . КИМ блоком 26,реверсивным счетчиком 24 цифроаналоговым преобразователем 30, регулируемым усилителем 14 автоматическую регулировку усилени . Устройство автоматической стабилизации амплитуды видеосигнала приступит к третьему циклу работы, во врем которого производитс автоматическа регулировка размаха информа ционного сигнала. Если число импульсов, поступающих в течение строки или кадра на третий вход блока 21 сравнени , меньше чисел , записанных на первом и втором входах блока 21 сравнени , то на пер вом и втором выходах блока 21 сравнени установитс состо ние логического нол , на первом выходе логичес- кого блока 26 в момент времени t (фиг.5е) установитс состо ние логического нол . Реверсивный счетчик 24 во врем кадрового гас щего импульса будет работать на вычитание, уменьша двоичный код на своем выходе. Потенциал на выходе ЦАП 30 будет уменьшатьс . С выхода ЦАП сигнал пбступает на вход регулируемого усилител 14, который начнет увеличивать размах видеосигнала. Если число импульсов, поступающих в течение строки или кадра на третий вход блока 21 сравнени , больше чисел , записанных на первом и втором входах блока 21 сравнени , то на выходе блока 21 сравнени установитс состо ние логической единицы, а на втором выходе - состо ние логического нол , на первом выходе логического блока 26 установитс состо ние нол . Реверсивный счетчик 24 во врем кадрового гас щего импульса будет работать на сложение, увеличива двоичный код на своем выходе. Потенциал на выходе ЦАП 30 будет возрастать и регулируемый усилитель 14, управл емый с выхода ЦАП 30, будет уменьшать размах видеосигнала. Если количество импульсов, поступающих в течение строки или кадра на третий вход блока 21 сравнени , больше числа, записанного на первом входе блока 21 сравнени , но меньше числа, записанного на втором входе блока 21, то на выходах последнего и первом выходе логического блока 26 установ тс состо ни логической единицы , реверсивный счетчик 24 будет остановлен и регулировка усилени производитьс не будет; при этом размах видеосигнала будетустановлен между уровн ми U и (фиг.55, период Т4). При изменении видеосигнала.на выходе датчика 5 происходит автоматическа стабилизаци амплитуды видеосигнала в течение трех описанных циклов, при этом более точна стабилизаци амплитуды видеосигнала обеспечиваетс устранением вли ни геометрических шумов датчика 5 видеосигнала на ПЗС при формировании кода, поступающего на первые входы блоков 21-23 сравнени , а также устранением воздействи дестабилизирующих факторов (шумов, импульсных флуктуации видеосигнала) при формировании кода, поступающего на вторые входы блоков 21-23 сравнени , причем во врем первого цикла работы устройства осуществл етс автоматическа регулировка чувствительности датчика 5 видеосигнала на ПЗС, во врем второго цикла происходит отсечка фоновой составл ющей видеосигнала, во врем третьего цикла работы устройства регулируетс размах информационного сигнала. Блоки 21-23 сравнени (фиг.2) выполнены одинаково и работают следующим образом. Импульсы конца строки и кадра (фиг.4Ь), поступающие на п тый вход блоков 21-23 сравнени , по окончании строки и кадра сбрасывают счетчик 32 импульсов блоков 21-23 сравнени . Импульсы конца кадра (фиг.4г), поступающие на четвертьй вход блоков 21-23 сравнени , устанавливают RSтриггеры 35 и 36 в нулевое состо ние. С выхода счетчика 32 импульсов блоков 21-23 сравнени двоичньй параллельный код подаетс на первые входы компараторов 33 и 34 кодов. Дальнейшую работу блоков 21-23 сравнени рассмотрим на примере работы блока 23 сравнени . Если в течение строки или кадра количество импульсов, поступающих на третий вход блока 23, больше чисел, установленных на первом и втором вхо дах блока 23, то на выходе компаратора 33 кодов в момент времени t , (фиг.АИ, период Т1) и на выходе компаратора 34 кодов в момент времени tn (фиг.4к, период Т1) блока 23 по в тс импульсы, на пр мом выходе RS триггера 36 в момент времени t (фиг.4, период Т1). и на пр мом выходе RS-триггера 35 в момент времеto (фиг,AM, период Т1) установ тс состо ни логической единицы., а н выходе элемента И 37 в момент времеt (фиг.4п. период Т1) установитс уровень логического нул . Если в течение строки или кадра количество импульсов, поступаюпдах на третий вход блока 23 (на счетчик 32) больше числа, установленного на первом входе блока 23 (на втором входе компаратора 33), но меньше чис ла, установленного на его втором вхоIf the number of pulses counted during a row, the frame by the counter of 32 pulses of the comparison unit 22 is greater than the number set at the first input, but less than the number set at the second input of the comparison unit 22, then at the time t, the first and second outputs of the comparison unit 22 the state of the logical unit is established (fig. 5c, d) the state of the logical unit is established and at the second output of logic unit 26 at the same time point (fig. 5 (3), the reversible counter 25 does not change its code and the further operation of the stabilization device amplitude The video signals will depend on the outputs at the outputs of the comparator unit 21, which, together with the voltage comparator 16, performs an element 18, a logical CMI unit 26, a reversible counter 24, a digital-to-analog converter 30, an adjustable amplifier 14, automatically adjusts the gain. the amplitudes of the video signal will begin the third cycle of operation, during which the span of the information signal is automatically adjusted. If the number of pulses arriving during a line or frame to the third input of the comparison unit 21 is less than the numbers recorded on the first and second inputs of the comparison block 21, then the first and second outputs of the comparison unit 21 will be set to a logical zero state. - block 26 at the time t (fig. 5e) a logical zero state is set. The reversible counter 24 during the frame damping pulse will work for subtraction, reducing the binary code at its output. The output potential of the DAC 30 will decrease. From the output of the DAC, the signal comes to the input of an adjustable amplifier 14, which will begin to increase the range of the video signal. If the number of pulses arriving during a line or frame to the third input of the comparison unit 21 is greater than the numbers recorded on the first and second inputs of the comparison block 21, then the state of the logical unit will be established at the output of the comparison unit 21, and the logical output will be set at the second output Zero, the first output of the logic unit 26 is set to zero. The reversible counter 24 during the frame damping pulse will work on addition, increasing the binary code at its output. The potential at the output of the DAC 30 will increase and the adjustable amplifier 14, controlled from the output of the DAC 30, will reduce the swing of the video signal. If the number of pulses arriving during a line or frame to the third input of comparison unit 21 is greater than the number recorded on the first input of comparison unit 21, but less than the number recorded on the second input of block 21, then the outputs of the last and first output of logic block 26 are set The TC is in the state of a logical unit, the reversible counter 24 will be stopped and the gain will not be adjusted; at the same time, the range of the video signal will be set between the levels U and (FIG. 55, period T4). When the video signal changes. At the output of sensor 5, the amplitude of the video signal is automatically stabilized during the three cycles described. Moreover, the amplitude of the video signal is more accurately stabilized by eliminating the influence of the geometric noise of the video signal sensor 5 on the CCD when generating the code received at the first inputs of blocks 21-23 comparison and also the elimination of the effect of destabilizing factors (noise, pulsed fluctuations of the video signal) during the formation of a code arriving at the second inputs of blocks 21-23 , Wherein during the first cycle of operation of the device is carried out an automatic adjustment of the video signal 5 of the sensor sensitivity of the CCD, during the second cycle occurs cutoff background component video signal during a third cycle of the information signal is controlled sweep device. Comparisons 21-23 (FIG. 2) are executed in the same way and work as follows. The pulses at the end of the line and the frame (Fig. 4b), arriving at the fifth input of the comparison blocks 21-23, at the end of the row and the frame, reset the counter 32 pulses of the comparison blocks 21-23. The pulses of the end of the frame (Fig. 4d), arriving at the quarter input of the comparison blocks 21-23, set the RS triggers 35 and 36 to the zero state. From the output of the counter 32 pulses of the comparison blocks 21-23, the binary parallel code is applied to the first inputs of the comparators 33 and 34 codes. Further operation of the comparison blocks 21-23 will be considered on the example of the operation of the comparison block 23. If during the line or frame the number of pulses arriving at the third input of block 23 is greater than the numbers set on the first and second inputs of block 23, then at the output of the code comparator 33 at time t, (fig.AI, period T1) and the output of the code comparator 34 at time tn (Fig. 4k, period T1) of block 23 of TC in pulses, at the direct output of RS flip-flop 36 at time point t (Fig. 4, period T1). and on the direct output of the RS flip-flop 35 at the time of time (Fig, AM, period T1) the states of the logical unit are established, and the output of the element I 37 at the time of time (Fig. 4n. period T1) will set the logic zero level. If during a row or frame the number of pulses, the input to the third input of block 23 (to counter 32) is greater than the number set at the first input of block 23 (at the second input of comparator 33), but less than the number set at its second input
де, (на втором входе компаратора 34), то на выходе компаратора 33 (фкг.2) блока 23 в момент времени t (фиг.4н, период, ТЗ) по витс импульс, а на выходе компаратора 34 импульса не будет (фиг,4к, период ТЗ), На пр мом выходе RS-триггера 36 в момент времени tg (фиг.4л, период ТЗ) установитс состо ние логической единицы, а на пр мом выходе RS-триггера 35 останетс состо ние логического нол . На выходе элемента И 37в момент времени t (фиг.4п, период ТЗ) установитс уровень логической единицы.,de, (at the second input of the comparator 34), then a pulse is output at the output of the comparator 33 (fkg.2) of block 23 at time t (fig.4n, period, TZ), and there will be no pulse at the output of comparator 34 (fig, 4k, the period TK), the direct output of the RS flip-flop 36 at the time point tg (FIG. 4l, the period of the TZ) is set to the state of the logical unit, and the direct output of the RS flip-flop 35 will remain the state of a logical zero. At the output of the element And 37 at the moment of time t (fig 4p, the period of the TZ) the level of the logical unit will be established.
Если в течение строки или кадра количество импульсов, поступающих на первый вход блока 23 сравнени , меньше чисел, установленных на первом и втором входах блока 23, то на выходе компараторов 33 и 34 (фиг,2) |блока 23 импульсов не по витс (фиг.4н,к,. период Т2), На выходах RS-триггеров 34 и 35 установитс уровень логического нол (фиг.4 л, м, период Т2), На выходе элемента И 37 блока 23 установитс уровень логического нол (, период Т2),If during a line or frame the number of pulses arriving at the first input of comparison unit 23 is less than the numbers installed on the first and second inputs of block 23, then the output of comparators 33 and 34 (FIG. 2) | block 23 of pulses does not appear (FIG. .4н, к ,. period T2), At the outputs of the RS-flip-flops 34 and 35, a logic zero level will be set (FIG. 4 l, m, T2 period). The logic zero level will be set at the output of the And 37 element of block 23 (, T2 period) ,
кои единицы, а на первом выходе во врем кадрового гас щего импульса уровень логического нол . При поступлении на первый,- второй и четвертый входы логического блока 26 уровней логической единицы на первом и втором выходах логического блока 26 установ тс уровни логической единицы.koi units, and at the first output during a frame extinguishing pulse, the level is logical zero. When entering the first, second and fourth inputs of the logic unit 26 levels of the logical unit, the levels of the logical unit are established at the first and second outputs of the logic unit 26.
Таким образам, наличие в видеосигнале геометрических шумов датчика 5 видеосигнала на ПЗС, шумов и импульсных флуктуации видеосигнала не приводит к настройке устройства по уровню выбросов к снижению точности работы устройства, кроме того, улучшаетс стабилизаци амплитуды видеосигнала при изменен;ди фоновой подсветки , и пространственной частоты передаваемого изображени .Thus, the presence in the video signal of the geometric noise of the video signal sensor 5 on the CCD, noise and pulsed fluctuations of the video signal does not tune the device to the level of emissions to reduce the accuracy of the device, moreover, stabilizes the amplitude of the video signal when the background illumination and spatial frequency improves transmitted image.
Генератор 1 тактовых импульсов должен состо ть из задающего генератора и формирователей кадрового га- ;с щего импульса и сигналов управлени согласуюш;ими усилител ми и может быть выполнен на микросхемах серии К561.The clock pulse generator 1 should consist of a master oscillator and personnel shapers of the current pulse and control signals, and they can be implemented on K561 series microcircuits.
Claims (3)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853932323A SU1275788A1 (en) | 1985-07-17 | 1985-07-17 | Device for automatic stabilizing of amplitude of video signal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853932323A SU1275788A1 (en) | 1985-07-17 | 1985-07-17 | Device for automatic stabilizing of amplitude of video signal |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1275788A1 true SU1275788A1 (en) | 1986-12-07 |
Family
ID=21190182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853932323A SU1275788A1 (en) | 1985-07-17 | 1985-07-17 | Device for automatic stabilizing of amplitude of video signal |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1275788A1 (en) |
-
1985
- 1985-07-17 SU SU853932323A patent/SU1275788A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 853821, кл. Н 04 N 5/228, 1978. Техника средств св зи, сер Тех ника телевидени , вьш. 5/25, 1980, с. 35-41. Авторское свидетельство СССР № 756665, кл. Н 04 N 5/20, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4479062A (en) | Photo-electric conversion device with accumulation time control | |
CA1134461A (en) | Waveform correction circuit | |
US20070201090A1 (en) | Data conversion-output apparatus | |
EP0458460B1 (en) | Photoelectric conversion apparatus | |
US5216509A (en) | Sampler hold circuit for CCD image-sensor signal | |
US3700821A (en) | Digital constant-percent-break pulse correcting signal timer | |
SU1275788A1 (en) | Device for automatic stabilizing of amplitude of video signal | |
US4313107A (en) | Tone signal detectors | |
GB1413269A (en) | Aperture correction of video signals | |
US6188264B1 (en) | Automatic threshold level control circuit | |
US4194186A (en) | Digital hysteresis circuit | |
CN109889742B (en) | Linear array CCD light integral time self-adaptive adjusting system | |
SU1277426A1 (en) | Device for stabilizing amplitude of video signal | |
US5063580A (en) | Apparatus for conditioning a control signal | |
JPS5846717A (en) | Pulse shaping circuit | |
SU1177919A1 (en) | Device for measuring aperture of eye diagram | |
SU1043833A1 (en) | Device for measuring telegraph signal distortions | |
SU1425750A1 (en) | Device for receiving information with time distribution of channels | |
RU1790742C (en) | Photoreceiver | |
KR910008455B1 (en) | Periodic interval integration circuit for digital signal | |
SU1467778A2 (en) | Device for measuring marginal distortions of binary signals of the domination type | |
SU1109946A2 (en) | Device for adjusting writing beam of crt | |
EP0740863B1 (en) | Pulse density mapping method for delta sigma modulators | |
SU843274A1 (en) | Communication channel monitoring device | |
SU1598210A2 (en) | Device for contrasting video signal |