SU1275787A1 - Устройство дл синхронного радиоприема частотноманипулированных сигналов - Google Patents

Abstract

Изобретение может использоватьс  в цифровой радиорелейной св зи и обеспечивает повышение помехоустойчивости . Частотно-манипулированный сигнал через усилитель 1 поступает на смесители 4, 5, на другие входы которых подаютс  сигналы гетеродина 2 в квадратуре (сдвинутые на 90 по фазе квадратурным направленным ответвителем 3). При изменении знака передаваемой цифровой информации происходит взаимное инвертирование (Л

Description

сигналов в квадратурных каналах при сохранении разности фаз сигналов 90 . Со смесителей 4, 5 сигналы через соотв. фильтры 6, 7 нижних частот и усилители-ограничители 8, 9 поступают на блок 21 регистрации непосредственно и через соотв. элементы НЕ 12, 13 - на выделитель 14 тактовых импульсов и на соотв. элементы дифференцировани  10, 11. Выделитель 14 тактовых импульсов выдел ет тактовые импульсы только при смене знака информационного сигнала Вьщеленные тактовые импульсы усредн ютс  в блоке 15 тактовой .синхронизации . С его выхода последовательность тактовых импульсов, а также удвоенна  и учетверенна  последовательности поступают на формирователь 16 импульсов запрета, считывани  и сброса. Формирователь 16 совместно с элементами И 17-20 формирует соотв. сигналы дл  блока 21 регистрации и формировател  23 выходного сигнала. В результате анализа сигналов , поступающих в одном тактовом интервале, в блоке 21 регистрации производитс  регистраци  трех решений о знаке принимаемого сигнала. Решающий блок 22 принимает окончателное решение о знаке информационного сигнала. 5 з.п. ф-лы, 4 ил.

Изобретение относитс  к радиосв зи и может быть использовано в цифровой радиорелейной св зи.

Целью изобретени   вл етс  повышение помехоустойчивости.

На фиг. 1 изображена структурна  электрическа  схема предложенного устройстваi на фиг. 2 - структурна  электрическа  схема выделител  тактовых импульсов, на фиг. 3 - структурна  электрическа  схема блока тактовой синхронизации и формировател  импульсов запрета, считывани  и сброса/ на фиг. 4 - структурна  электрическа  схема блока регистрации и решающего блока.

Устройство дл  синхронного радио .цриемачастотно-манипулированных сигналов содержит усилитель 1, гетеродин 2 квадратурный направленньш ответвитель 3, первьш и второй смесители 4 и 5, первый и второй фильтры 6 и 7 нижних частот, первый и второй усилители-ограничители В и 9, первьй и второй элементы 11 и 12 дифференцировани , первьй и второй элементы НЕ 12 и 13, выделитель 14 тактовых импульсов, блок 15 тактовой синхронизации , формирователь 16 импульсов запрета, считывани  и сброса первьй, второй, третий и четвертьй элементы И 17-20, блок 21 регистрации , решающий блок 22, формирователь 23 выходного сигнала.

Вьщелитель тактовых импульсов содержит элемент ИЛИ 24, первьй и второй фазовращатели на 90° 25 и 26, первьй и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 27 и 28, первьй и второй корректоры 29 и 30 формы импульсов, первьй и второй элементы 31 и 32 дифференцировани .

Блок тактовой синхронизации содержит задающий генератор 33, управл емьй делитель 34 частоты, элемент

35 управлени , реверсивньй счетчик 36, фазовьй дискриминатор 37, первьй , второй и третий делители 38-40 частоты на два.

Формирователь импульсов запрета,

0 считывани  и сброса содержит элемент ИЛИ-НЕ 41, регистр 42 сдвига, первьй и второй элементы И 43 и 44. Блок регистрации содержит первый, второй, третий и четвертьй D-триггеры 45-48.

5 Решающий блок содержит первьй, второй , третий, четвертый, п тьй и шестой элементы И 49-54, и элемент ИЛИ 55.

Устройство работает следующим

Q образом.

Claims (6)

1. Частотно-манипулированньй сигнал с входа устройства через усилитель 1 одНовременно подаетс  на смесители 4 и 5. На эти же смесители через квадратурный направленный ответвите ль 3 сигналы в квадратуре (со сдвигом на 90) подаютс  от гетеро1дина 2.При этом чабтота гетеродина 2 устанавливаетс  равной средней частоте спектра принимаемого сигнал В результате преобразовани  на выходах смесителей 4 и 5 образуютс  сигналы, поднесущие частоты которых равны девиации частоты, а взаимньй сдвиг фаз равен 90. При изменении знака передаваемой цифровой информа ции происходит взаимное инвертирова ние сигналов в квадратурных каналах при сохранении разности фаз сигналов 90°. Фильтры 6 и 7 нижних частот обес печивают частотную избирательность и формирование огибающих по квадра турным каналам. Аналоговые сигналы с фильтров 6 и 7 нижних частот усилители- ограничител ми 8 и 9 усиливаютс  и ограничиваютс  и таким об .разом преобразуютс  в цифровзпо форму (импульсную форму)Эти сигналы непосредственно и через элементы НЕ 12 и 13 подаютс  на блок 21 регистрации , на элементы 10 и 11 дифференциррвани ,которыевыйел ют дйфф ренциалы передних и задних фронтов сиг налов, на вьщелитель 14 тактовых . импульсов, который выдел ет тактовые импульсы только при смене знака информационного сигнала. Эти импульсы подаютс  на блок 15 тактовой синхронизации , который усредн ет флюктуации выделенных тактовьЬс импульсов и формирует последовательность такто вых импульсов сфазированных с информационным сигналом. Эта последовательность тактовых импульсов, а также удвоенна  и учетверенна  последовательности подаютс  на формирователь 16 импульсов запрета, считывани  и сброса, который формирует сигнал запрета, подающийс  параллельно на элементы И 17-20, сигнал считьшани , подающийс  на формирователь 23 выходного сигнала, и сигнал сброса, подающийс  на блок 21 регистрации. Эти сигналы формирователем 16 импуль сов запрета, считывани  и сброса фазируютс  таким образом, чтобы зона запрета совпадала с зоной минимальных значений огибающих (с границами тактового интервала) сигналов в квадратурных каналах. Ширина зоны запрета выбираетс  таким образом, чтобы за тактовый интервал, независимо от соотношени  фаз принимаемого сигнала и колебаний гетеродина 2, обеспечить последующую обработку сигнала в блоке 21 регистрации только по трем фронтам сигналов в квадратурных каналах. Практически ширина зоны запрета выбираетс  в зависимости от индекса модул ции. В случае, если индекс модул ции равен 2, (это  вл етс  опти- мальным по требовани м электромагнит ,ной совместимости) зона выбираетс  .равней 1/4 тактового интервала. Так как генератор передатчика (не указан ), гетеродин 2 приемника и источник цифровой информации некогерентны , то запрет может произойти в любом элементе И 17-20. Пусть в качестве примера запрет происходит в элементе И 20 (третий тактовый интервал сигнала). При этом ифференциал, совпадающий по времени с зоной запрета, не проходит через элемент И 20. Поэтому на блок 21 регистрации и любой тактовый иктервал поступают с усилителей-ограничителей 8 и 9 пр мые и инверсные сигалы и только три дифференциала из четырех с элементов И 17-20. В результате анализа этих сигналов на одном тактовом интервале в блоке 21 регистрации производитс  регистраци  трех решений о знаке принимаемого сигнала, которые хран тс  в пам ти этого блока до начала следующего тактового интервала и одновременно передаютс  на решающий блок 22, который принимает окончательное решение о знаке информационного сигнала по следующему алгоритму: если к концу тактового интервала на четырех входах решающего блока 22 четыре или три, или две 1, то принимаетс  решение 1, в других случа х принимаетс  решение О. Этот сигнал подаетс  на формирователь 23 вьпсодного сигнала, на второй вход которого подаетс  с формировател  16 импульсов сигнал считывани . В результате .на выходе формировател  23 выходного сигнала будет цифровой информационный сигнал, регенерированный по длительности и фазе. Затем в начале каждого тактового интервала сигналом сброса D-триггеры 45-48 блока 21 регистрации привод тс  в исходное 1 состо ние. При этом считывание и сброс производитс  только в зоне запрета. Таким образом происходит работа устройства в течение каждого тактового интервала. Формула изобретени  . 1, Устройство дл  синхронного ра диоприемника частотно-манипулирован ных сигналов, содержащее два элемента НЕ, гетеродин, выход которого соединен с входом квадратурного направленного ответвител , первый выход которого подключен к первому входу первого смесител , вь1ход которого соединен с входом первого фильт ра нижних частот, выход которого подключен к входу первого усилител  ограничител , усилитель, выход которого соединен с вторым входом первЬго смесител  и ггервым входом второго смесител , выход которого подключен к входу второго фильтра нижних частот, второй усилитель-огр ничитель, выход которого соединен с первым входом блокарегистрации, второй вход которого подключен к вы ходу первого усилител -ограничител  отличающеес  тем, что, с целью повьшени  помехоустойчг рости приема, в„него введены четыре элемента И, два элемента дифференци ровани , формирователь выходного сигнала, формирователь импульсов запета, считьшанй  и сброса, блок тактовой синхронизации, вьщелитель тактовых импульсов и решающий блок, . выход которого соединен с первым входом формировател  выходного сигнала , второй вход которого подключе к первому выходу формировател  импульсов запрета, считывани .и сброс входы которого подключены к выходам блока тактовой синхронизации, вход которого соединен с выходом выдели тел  тактовых импульсов, первый вхо которого соединен с выходом первого усилител -ограничител , входом перв го элемента НЕ и входом первого эле мента дифференцировани , первый и второй выходы которого подключены :к первым входам соответственного первого , и второго элементов И, выходы которых Соединены соответственно с третьим и .четвёртым входами блока регистрации, п тьй и шестой входы которого подключены к выходам соответственно третьего и четвертого 7 лементов И, первые входы которых одключены к выходам второго элемена дифференцировани , вход которого одключен к выходу второго усилите - ,рграничител , второму входу выелител  тактовых импульсов и входу торого элемента НЕ, выход котороо соединен с седьмым входом блока егистрации, восьмой вход которого одключен к второму выходу формироател  импульсов запрета, считывани  сброса, третий вьгход которого соединен с вторыми входами первого, второго, третьего и четвертого элементов И, выход первого элемента НЕ соединен с дев тым входом блока регистрации , выходы которого подключены к входам решающего блока, второй выход квадратурного направленного ответвител  соединен с вторым входом второго смесител , вьгход второго фильтра нижних частот соединен с входом второго усилител -ограничител .
2. 2.Устройство по п. 1, о т л и- ; тем, что вьщелитель тактовых импульсов содержит элемент ИЖ, два элемента дифференцировани , два корректора формы импульсов, два элемента ИСКЛЮЧАЮЩЕЕ И.ПИ, первый и второй фазовращатели на 90°, выходы которых соединены с первыми входами соответственного первого и вторсГго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых соединены с входами соответственного первого и второго корректоров формы импульсов, выходы которых соединены с входами соответственного первого и второго элементов дифференцировани , выходы которых подключены к соответствующим входам элемента ИЛИ, при этом входы первого и второго фазовращателей на 90 соединены с вторыми входами соответственно второго и первого элементов ИСКЙОЧАЮЩЕЕ ИЛИ и  вл ютс  первым и вторым входами .вьщелител  тактовых импульсов, выходом которого  вл етс  выход элемента ИЛИ.
3. 3.Устройство по п. 1, отличающеес  тем, что блок тактовой синхронизации содержит фазовый дискриминатор, реверсивный счетчик , элемент управлени , управл емьй делитель частоты, три делител  частоты НА два и задаюп ий генератор , выход которого- соединен с первым входом управл емого делител  частоты , выход которого соединен с входо первого делител  частоты на два,первы выход которого соединен с входом вто делител  частоты на два, выход которого соединен с входом третьего делител  частоты на два, первый и второй выходы которого через последовательно соединенные фазовый дискриминатор, реверсивньй счетчик и элемент управлени  подключены соответственно к второ гу и третьему входам управл емого делител  частоты , при этом третий вход фазового дискриминатора  вл етс  входом блок tАктовой синхронизации, выходами которого  вл ютс  первый и второй выходы первого делител  частоты на два, первый выход второго делител  частоты на два и второй выход треть го делител  частоты на два.
4. 4. Устройство по п. 1, отличающеес  тем, что формирова тель импульсов запрета, считывани  и сбросаJсодержит два элемента И, регистр сдвига и элемент. ИЛИ-НЕ, выход которого соединен с первым входо регистра сдвига, второй вход которого подключен к первому входу первого элемента И, второй вход которого соединен с первым входом второго эле мента И и первьм выходом регистра сдвига, второй выход которого  вл етс  третьим выходом формировател  импульсов запрета, считывани  и сбро са, первым и вторым выходами которого  вл ютс  выходы соответственно второго и первого элементов И, первый вход первого элемента И, второй вход второго- элемента И и входы элемента ШШ-НЕ  вл ютс  Входами формировател  импульсов запрета, считывани  и сброса.
5. 5. Устройство по п. 1, о тЛ ичающеес  тем, что блок регистрации содержит первый, второй, третий и четвертый D-триггеры, R-вход последнего соединен с S-BXOдом третьего D-триггера, S-входом второго D-триггера и R-входом первого D-триггера, при этом D-вход второго D-триггера, D-вход первого D-триггера, С-вход второго D-триггера , С-вход третьего D-триггера, С-вход четвертого D-триггера, С-вход первого D-триггера, D-вход третьего D-триггера, R-вход первого D-триггера и D-вход четвертого D-триггера  вл ютс  соответственно первым, вторым , Третьим, четвертым, п тым, шестым , седьмым, восьмым и дев тым входами блока регистрации, выходами которого  вл ютс  выходы первого, второго, третьего и четвертого Dтриггеров .
6. 6. Устройство по п. 1, о т л ичающе ес  тем, что решающий блок содержит шесть элементов-И и элемент ИДИ, входы которого подключены к выходам первого, второго, третье го, четвертого, п того и шестого элементов И, первый вход первого элемента И соединен с первым входом второго элемента И и первым входом третьего элемента И, второй вход которого соединен с первым входом . четвертого элемента И, первым входом шестого элемента И, второй вход которого соединен с первым входом п того элемента И и вторым входом второго элемента И, второй вход первого элемента И соединен с вторым входом четвертого элемента И и вторым входом п того элемента И, при этом второй вход первого элемента И, первый вход второго элемента И, первьй вход п того элемента И и первьй вход шестого элемента И вл ютс  входами решающего блока, выходом которого  вл етс  выход элемента ИЛИ.