SU1273834A1

SU1273834A1 - Устройство дл измерени разности фаз

Info

Publication number: SU1273834A1
Application number: SU843822597A
Authority: SU
Inventors: Олег Юрьевич Бровкин; Александр Михайлович Русанов
Original assignee: Предприятие П/Я В-8332
Priority date: 1984-12-10
Filing date: 1984-12-10
Publication date: 1986-11-30

Abstract

Устройство дл измерени разности фаз относитс к измерительной технике и может быть использовано дл измерени разности фаз высокочастотных сигналов. Цель изобретени - повышение точности измерени . Устройство содержит два делител 1 и 2 частоты, логический элемент И 3, ключи 4 и 5, источник 6 опорного напр жени , интеграторы 7 и 8 и блок 9 аналогового делени . Более точное интегрирование в области малых фазовых сдвигов достигаетс за счет введени двух делителей 1-й 2 частоты и логического элемента ИЗ. 1 ил.

Description

Вх.

ьо

со

00

со

Claims

25 формула изобретения

Устройство для измерения разности фаз, содержащее источник опорного напряжения, два ключа, два инте30 тратора, блок аналогового деления, в котором выход первого ключа соедиразом.

Сигналы, разность фаз между которыми необходимо измерить, поступают на входы делителей частоты 1 и 2, коэффициент деления которых равен

4. На выходах делителей частоты формируются сигналы длительностью 2 Т, сдвинутые относительно друг друга на интервал времени дТ, после логического умножения элементом И 3 сигнал длительностью 2Т-лТ поступает на управляющий вход ключа 4, который подключает источник 6 опорного напряжения к инте^атору 7 на время 2Т-ДТ. На выходе интегратора 7 формируют напряжение U,=К(2Т~6Т), где К - коэффициент пропорциональности. Сигнал длительностью 2 Тс выхода делителя 2 частоты поступает на управляющий вход ключа 5.» подключая ней с входом первого интегратора, выход второго ключа соединен с входом второго интегратора, а информационные входы первого и второго ключей соединены с источником опорного напряжения, отличающееся тем, что, с целью повышения точности, в него введены логический эле40 мент И и два делителя частоты, входы которых являются входами устройства, управляющий вход первого ключа соединен с выходом элемента И, первый и второй входы которого соединены соот45 ветственно с выходами первого и второго делителей, управляющий вход второго ключа соединен с выходом второго делителя, выходы первого и второго интеграторов соединены соответ5Q ственно с первым и вторым входами блока аналогового деления.