SU1269152A1

SU1269152A1 - Two-dimensional linear interpolator

Info

Publication number: SU1269152A1
Application number: SU853847553A
Authority: SU
Inventors: Дмитрий Юрьевич Красных; Юрий Алексеевич Корнеев; Дмитрий Викторович Шумилин; Николай Николаевич Козлов; Дмитрий Витальевич Захаренков
Original assignee: Ленинградский Институт Авиационного Приборостроения
Priority date: 1985-01-22
Filing date: 1985-01-22
Publication date: 1986-11-07

Abstract

Изобретение относитс к средствам обработки экспериментальной информации. Целью изобретени вл етс повышение точности и расширение области применени за счет реализации значений функции в произвольной последовательности точек. Предлагаемьй интерпол тор содержит два счетчика 1, 2, блок 8 пам ти, блок -9 посто нной пам ти, блок 18 управлени , трехвходовый сумматор 17 п ть регис1т ов 3-7, блок 14 элемен7 тов НЕ, четьфе мультиплексора 10-13 и два умножител 15, 16. Указанна i совокупность признаков позвол ет достигнуть цель изобретени . 3 ил. (Л С ки ipuz.f тгThe invention relates to the processing of experimental information. The aim of the invention is to improve the accuracy and expand the scope by implementing the values of the function in an arbitrary sequence of points. The proposed interpolator contains two counters 1, 2, a memory block 8, a constant memory block-9, a control block 18, a three-input adder 17, five registers 3-7, a block of 14 elements NOT, a multiplexer chip 10-13 and two multipliers 15, 16. This i set of features allows to achieve the purpose of the invention. 3 il. (L S ki ipuz.f tg

Description

Изобретение относитс к цифровой вычислительной технике и автоматике , может быть использовано в качес ве самосто тельного устройства или в составе аппаратуры дл решени специальных задач и предназначено дл линейного интерполировани51 функ ции двух переменных. Цель изобретени - повышение точ ности, расширение области применени . за счет реализации значений функции в произвольной последовательности точек, заданных своими координатами Интерпол тор осуществл ет кусочно-линейную интерпол цию функции Z(x, у), заданной значени ми Zj , Z(x.|,, У( ) в дискретных узлах, расположенных равномерно с шагом й.х Х(( оси X и ду у у по оси Y. Координаты X и Y при интерпол ции задаютс номерами интервала интерпол ции i, j (причем X S X X i 1 ; У; 4 у : Vj J ) и координатами интерполируемой точки и х - х-, V у - У. Тогда кусочно-линейна интерпол ци может быть осуществлена в соответствии с выражением z z + (Z, - z,).- - (1) Z, Z;,J - (Zuv- ZI,J)T- ; (2) l,j.4i + (Ui,itr L.JM) - , 2 Пусть значени Z. , заданы двоич ными кодами разр дностью п . Так как и/дх и v/ду меньше единицы, то дл представлени этих значений кодаки разр дностью п введем переменные U оп , V ц « -Lui; Т . ДХ Лу Теперь, например, выражение (2) можн представить следующим образом:; i i «1«к1 ,;,(2 - I,- 1) н (7 V T- 4) IHK Z.j Z,,;), (4) где IOK (2 - 1,ц - 1) - обратный код числа . Аналогично преобразуютс ивьфажени (Г) и (3) . При заданных лх, ду, i, j,u, v вычисление значени Z требуетвыборКИ значений функций , Z;,; , и , из блока пам ти, определени величины I и J, реализации операций умножени и сложени и операции сдвига результатов вправо на vi разр дов. Дл уменьшени разр дности при суммировании произведем предварительный сдвиг каждого слагаемого выражени (4) на m разр дов (т.е. отбросим (т( младших разр дов) . Тогда выражение (4) примет окончательный вид 7 JГ J( 7 loti) i+SJ i - n L 2 ( Zi,i)l . ПЧ- 2 При этом абсолютна ошибка в определении Z составит А 3/2 единиц младшего разр да. Чтобы ошибка не превьш1апа одной единицы младшего разр да, необходимо вз ть п -2 ( А 0,75). Заметим, что при этом в третьем слагаемом надо учитьшать только два старших разр да, л в окончательном результате отбросить два м.падших разр да. Аналогично преобразуютс и вьфажени (1) и (3).. На фиг. 1 представлена схема устройства , на фиг. 2 - схема блока управлени ; на фиг. 3 - диаграмма его работы. Устройство (фиг. 1) содержит первый 1 и второй 2 счетчики, первый 3, второй 4, третий 5, четвертый 6, п тый 7 регистры, блок 8 пам ти, блок 9 посто нной пам ти, первьй 10, второй 11, третий 12., четвертый 13 мультиплексоры ,, блок 14 элементов НЕ, первый 15 и второй 16 умножители, трехвходовой сумматор 17,блок 18 управлени . Блок 18 управлени (фиг. 2) содержит счетчик 19 тактов, первый 20, второй 21 и третий 22 элементы ИЛИ-НЕ . первый 23, второй 24 и третий 25 элементы НЕ. Дп увеличени быстродействи при операци х умножени и сложени используютс комбинационные , а дл определени I,i(Jn(() - блок посто нной пам ти В блоке посто нной пам ти в виде матрицы занесены предварительно вычисленные значени The invention relates to digital computing and automation, can be used as an independent device or as part of equipment for solving special problems and is intended for linear interpolation51 of two variables. The purpose of the invention is to improve the accuracy, expanding the scope. by realizing the values of the function in an arbitrary sequence of points defined by its coordinates, the Interpolator performs piecewise linear interpolation of the function Z (x, y) given by the values Zj, Z (x. | ,, Y () in discrete nodes located uniformly with step x. x ((x and y y axes on y axis). The interpolation X and Y coordinates are given by the interpolation interval numbers i, j (and XSXX i 1; Y; 4 y: Vj J) and the coordinates the interpolated point and x - x-, V y - Y. Then the piecewise linear interpolation can be carried out in accordance with the expression z z + (Z, - z,) .- - (1) Z, Z;, J - (Zuv-ZI, J) T-; (2) l, j.4i + (Ui, itr L.JM) - , 2 Let the values of Z. be given by binary codes with a n size. Since both / dx and v / d are less than one, then to represent these values of codecs with a size n we introduce the variables U op, V c -Lui; T. DH Lu Now, for example, the expression (2) can be represented as follows :; ii "1" к1,;, (2 - I, - 1) n (7 V T- 4) IHK Zj Z ,,;), (4) where IOK (2 - 1, n - 1) is the inverse code of a number. Phases (G) and (3) are similarly transformed. For given Lx, dy, i, j, u, v, the calculation of the value of Z requires a selection of the values of the functions, Z;,; , and, from the memory block, determining the value of I and J, the implementation of multiplication and addition operations and the operation of shifting the results to the right by vi bits. To reduce the size when summing, we make a preliminary shift of each term of expression (4) by m bits (i.e., discard (m (lower bits). Then expression (4) takes the final form 7 JГ J (7 loti) i + SJ i - n L 2 (Zi, i) l. PCh- 2 In this case, the absolute error in determining Z will be A 3/2 low-order units. To make the error not more than one low-order unit, you must take n -2 ( A 0.75). Note that in this case, in the third term, only two senior bits should be studied, and in the final result, two metric squares should be discarded. In the same way, the transforms (1) and (3) are converted in a similar way .. Fig. 1 is a diagram of the device, Fig. 2 is a diagram of a control unit; Fig. 3 is a diagram of its operation. The device (Fig. 1) contains the first 1 and second 2 counters, first 3, second 4, third 5, fourth 6, fifth 7 registers, memory block 8, permanent memory block 9, first 10, second 11, third 12., fourth 13 multiplexers, a block of 14 elements NOT, a first 15 and a second 16 multipliers, a three-input adder 17, a block 18 of control. The control unit 18 (Fig. 2) contains a 19 clock counter, the first 20, the second 21, and the third 22 elements OR NOT. The first 23, second 24 and third 25 elements are NOT. Dp speed increase in multiplication and addition operations are used combinational, and to determine I, i (Jn (() is a fixed memory block) In the permanent memory block, the previously calculated values are entered in a matrix

I(Jf() дл возможных пар дх и U (лу и v)о Требуемый объем блока посто нной пам ти равен (дх ду) п-разр дных чисел.I (Jf () for possible pairs dx and U (lu and v) o) The required volume of the block of constant memory is (dx dy) n-bit numbers.

Интерпол тор работает следующим образомInterpol torus works as follows.

После подготовки очередных входных данных i, j, u, V внешним устройством с него приходит сигнал запуска цикла интерпол ции Пуск. Этот сигнал сбрасывает счетчик 19 тактов в блоке управлени в О и держит его в этом состо нии. После сн ти сигнала Пуск счетчик 19 начинает считать импульсы F и совместно с элементами ИЛИ-НЕ 21 и 22 и элементами НЕ 23-25 вырабатывает в соответствии с диаграммой управл ющие сигналы С1-С5о При этом весь цикл разбиваетс на шесть тактов. В шестом такте на выходе элемента ИЛИ-НЕ 21 вырабатываетс сигнал приз нака окончани интерпол ции устройства КИ, который блокирует прохождение импульсов F через элемент ШШ-НЕ 20, что приводит к остановке счета и сохранению состо ни всех сигналов до прихода следзтощего импульса Пуск, сигнал КИ вьщаетс во внешнее устройство и соответствует окончанию цикла интерпол ции.After preparing the next input data i, j, u, V with an external device, it receives a start signal for the start-up interpolation cycle. This signal resets the 19 clock counter in the control box at 0 and keeps it in this state. After the start signal is removed, the start of the counter 19 starts counting pulses F and, together with the elements OR-HE 21 and 22 and the elements NOT 23-25, produces control signals C1-C5o according to the diagram. In this case, the whole cycle is divided into six cycles. In the sixth cycle, at the output of the element OR-HE 21, a signal is generated for the interception of the interpolation of the CI device, which blocks the passage of F pulses through the W-NOT 20 element, which leads to stopping the counting and saving the state of all signals before the arrival of the next pulse The CI is inserted into the external device and corresponds to the end of the interpolation cycle.

В первом такте во врем действи сигнала Пуск происходит запись значений i, j, u и V в счетчики 1 и 2 и регистры 6 и 7 соответственно. Выходы счетчиков 1 и 2 определ ют адрес (i, j) чейки блока 8 пам ти, ,и так как это врем , в регист 3 переписываетс значение Zj. Во втором такте и регистр 3 закрыт дл записи, а положительньй фронт сигнала С1 увеличивает на единицу значени числа в счетчике 1, при этом на выходе блока 8 пам ти оказываетс - значение Zl.j . Так как до п того такта , с выходов мультиплексоров 11 и 13 подаютс на блок 9 посто нной пам ти адреса дх и и, из блока посто нной пам ти на умножитель 15 значение 1,, а на умножитель 16 после блока 14 элементов НЕ - значение Ip,; . В качестве вторых сомножителей на умножитель 15 через мультиплексор 12 поступает значение 2ui,j з блока 8 пам ти, а на умножитель 16 через мультиплексор 10 значение с регистра 3. На выходах умножителей m младших разр зовIn the first cycle, during the Start signal, the values of i, j, u, and V are written to counters 1 and 2 and registers 6 and 7, respectively. The outputs of counters 1 and 2 determine the address (i, j) of the cell of memory block 8, and since this time, the value Zj is rewritten in register 3. In the second cycle, the register 3 is closed for recording, and the positive edge of the signal C1 increases by one the value of the number in the counter 1, while the output of the memory block 8 is the value Zl.j. Since up to the fifth clock cycle, from the outputs of multiplexers 11 and 13, the address dx и is sent to block 9 of the permanent memory, from the constant memory block to the multiplier 15, the value 1, and to the multiplier 16 after the block of 14 elements is NOT Ip; . As the second multipliers, multiplier 12 receives the value 2ui, j from memory block 8 through multiplexer 12, and register 3 multiplexer 10 from register 3. At the outputs of multipliers m are lower slots

не используетс , чем обеспечиваетс деление результатов на 2. Эти результаты поступают на первый и (второй входы трехвходового сумматора 17, а на два младших разр да третьего входа подаютс .с мультиплексора 12 два старших разр да числа , т.е. значение Z;j /2, на старшие разр ды третьего входа трехвходового сумматора подаетс уровень логического О, на выходе трехвходового сумматора отбрасьшаютс два младших разр да, т.е. происходит деление на 2, в результате чего на выходе интерпол тора в соответствии с выражением (5) получаетс значение Z. Так как в это врем сигнал , значение Z записьшаетс в регистр 4.is not used, thus dividing the results by 2 is provided. These results are fed to the first and (second inputs of a three-input adder 17, and two lower digits of the third input are given. from multiplexer 12 two higher digits of the number, i.e. Z value; j / 2, the higher bits of the third input of the three-input adder are supplied with a logic level O, two lower bits are discarded at the output of the three-input adder, i.e., division by 2 occurs, resulting in the output of the interpolator according to expression (5) Z value. Ta As a signal at this time, the value of Z is written to register 4.

В третьем такте сигнал , что запрещает в дальнейшем запись в регистр 4, положительный фронт импульса С2 снова устанавливает на счетчике 1 значение i, а на счетчике 2 - значение j + 1. Так как в этом такте сигнал , выбранное из блока 8 пам ти значение записываетс в регистр 3. В четверто такте положительный фронт импульса С1 устанавливает на счетчиках 1 и 2 значени i + 1, j + 1, что приводит к извлечению из блока 8 пам ти значени Z, j, , при этом на выходе интерпол тора (аналогично такту два) по вл етс значение Z. Однако в этом такте и значение Z записБшаетс только в регистр 5. В п том такте , что приводит к переключению всех мультиплексоров и запрету записи в регистр 5, при этом из блока 9 посто нной пам ти поступает значение .„, определ емое величинами ду и V, а на умножители поступают из регистров 4 и 5 значени Z и Z соответственно. В этом такте, аналогично тактам два и четыре, определ етс окончательное значение Z, которое до следующего импульса Пуск не измен етс , так как остаютс неизменньп-ш сигналы , .In the third cycle, the signal that further prohibits writing to register 4, the positive edge of pulse C2 again sets the value of i on counter 1, and the value of j + 1 on counter 2. Since in this cycle the signal is selected from block 8 of memory is written to register 3. In the fourth cycle, the positive edge of the pulse C1 sets the counters 1 and 2 to i + 1, j + 1, which causes the memory Z, j to be retrieved from block 8, and the output of the interpolator (similarly cycle two), the value of Z appears. However, in this cycle the value of Z is also recorded only in register 5. In the fifth cycle, which leads to the switching of all multiplexers and the prohibition of writing to register 5, while the value of the constant memory is received from block 9. The value determined by the values of do and V, and the multipliers are received from the registers 4 and 5, Z and Z, respectively. In this cycle, similar to cycles two and four, the final value of Z is determined, which until the next pulse Start does not change, since there remain unchanged signals,.

Claims

Invention Formula

A two-dimensional linear interpolator containing the first and second counters, the memory block, the first, second and third registers, a three-input adder. the control unit, the clock input, the pulse of the control unit is connected to the input of the interpolator pulse; the first output of the control unit is connected to the summing input of the first counter, the second output of the control unit is connected to the counting input of the second counter, the third output of the control unit is connected to the input of the first register , the fourth output of the control unit is connected to the input of the second register; the fifth output of the control unit is connected to the input of the third register; the output of the first counter is connected to the first the address input of the memory block, the second address input of which is connected to the output of the second counter, the output of the memory block is connected to the information input of the first register, the output of the three-input adder is connected to the information input of the second register, characterized in that in order to improve the accuracy, the area is expanded application due to the implementation of the function values in an arbitrary sequence of points, in their coordinates, the fourth and fifth registers are entered into it, the first, second, third, fourth multiplexes, block n the block of elements is NOT, the first and second are smart residents, and the outputs of the first and second multipliers are connected respectively to the inputs of the first and second components of the three-input adder, the output of the block of permanent memory is connected to the input of the first multiplier. with the input of the block of elements NOT, the output of which is connected to the input of the first factor of the second multiplier, the input of the lower bits of the second factor of which is connected to the output of the lower bits of the first multiplexer, the output of the higher bits of which is connected with the input of the higher bits of the second multiplier of the second multiplier and with the input of the bits of the third slug. , a three-input accumulator, the input of the first bits of the third term of which is connected to the input of the zero potential of the interpolator, the output of the first register is connected to the first information input of the first multiplexer, the second information input of which is connected to the output of the second register, the control input of the first multiplexer is connected to the control The second and the third, the third and the fourth pliers and the fifth output of the control path, the start input of which is connected to the start input of the interpolator, with the zero inputs of the first and the second counters, with the recording entries of the fourth and fifth registers, the information inputs of the first and second counters are connected respectively to the input of the interpolation interval number along the X axis and the input of the int number (interpolation tear along the Y axis. interpolator), and the information inputs The fourth and fifth registers are connected respectively to the input of the value of the coordinate of the interpolating point along the X axis and with the input of the value of the coordinate of the interpolating point along the Y axis of the interpolator, the step input between the interpolation nodes along the X axis and the input of the interpolation step along the y axis of the interpolator are connected respectively with the first and second information inputs. the fourth multiplexer, the output of which is connected to the input of the lower bits of the address of the block of the permanent memory, the input of the higher bits of the address is connected to the output of the second multiplexer, the first and second information inputs of which are connected respectively to the outputs of the fourth and fifth registers, the second output the control unit is connected to the subtracting input of the first counter, and the sixth output of the control unit is connected to the output of the interpolator interpolator termination indicator, the output of the memory unit is connected to the first information unit the third multiplexer, the second information input of which is connected to the output of the third register, and the output to the input of the second multiplier of the first multiplier, the information input of the third register is connected to the output of the three-input adder and the output code of the function value of the interpolator, the control unit contains a clock counter, the first, second and third elements of the IS-NOT, the first, second and third elements of the NOT, the output of the first discharge of the counting clock is connected to the first output of the control unit, the second output of which is connected to the output m of the second bit of the clock counter, with the input of the first element NOT and with the first: the input of the first element SH-NOT, the second input of which is connected to the output of the third

the discharge of the clock counter and with the input of the second element NOT, the output of which is connected to the first input of the second element SH-NOT, whose second input is connected to the output of the first element NOT, the output of the first discharge of the cycle counter is connected to the input of the third element NOT whose output is connected to the third output of the control unit, the codes of the first and second elements OR are NOT connected to the fourth and sixth outputs of the control unit

accordingly, in addition, the output of the second element OR is NOT connected to the first input of the third element OR NOT, the output of which is connected to

the counting input of the clock counter, the zero input of which is connected to the start input of the control unit, the synchronous input of the control unit is connected to the second input of the third element

OR NOT, the output of the second element is NOT connected to the fifth output of the control unit.

/ w

2

(PU2.J