SU1261136A1

SU1261136A1 - Демодул тор сигналов с минимальной частотной манипул цией

Info

Publication number: SU1261136A1
Application number: SU853903191A
Authority: SU
Inventors: Иван Иванович Родькин; Александр Николаевич Завьялов; Владимир Алексеевич Ефимов
Original assignee: Предприятие П/Я Р-6120
Priority date: 1985-05-28
Filing date: 1985-05-28
Publication date: 1986-09-30

Abstract

Изобретение относитс к радиотехнике . Цель изобретени - повьше- ние помехоустойчивости. Демодул тор содержит два де/1ител частоты (ДЧ) 1 и 6, блок фазовой автоподстройки частоты 2, удвоитель частоты 3, четыре сумматора (С) 4,8,9 и 10 по модулю два, усилитель-ограничитель 5, блок сравнени чисел (БСЧ) 7, дешифратор И, три регистра 12,13 и 14 и RS-триггер 15. При различных чере-, довани х единичных и нулевых значений информации во входном сигнале демодул тора в регистр 12 записываютс сигналы. Эти сигналы формируют на выходах его разр дов в двоичном коде числа 11 и 7 или числа 13 и 14 соответственно при О или 1 во входном сигнале демодул тора. Эти числа дешифрируютс сигналами на выходах нулевого или единичного значени информации дешифратора 11, который реализуетс в соответствии с переключательными функци ми. Цель достигаетс введением ДЧ 6, БСЧ 7, С 8,9 и 10, дешифратора 11, регистров 12,13 и 14 и RS-триггера 15. 1 ил. i сл Од 09 Од

Description

Изобретение относитс к радиотехнике и может использонатьс дл перо дачи дискретных сообщений по провода и радиоканалам преимущественно на низкой 1есущей или поднесущей часто- те,

Цель изобретени - повышение помехоустойчивости .

На чертеже изображена структурна электрическа схема предложенного демодул тора.

Демодул тор сигналов с минимальной частотной манипул цией содержит

делитель 1 частоты, бло; 2 фазовой автоподстройки частоты, удвоитель 3 частоты, сумматор 4 по-модулю два, усилитель-ограничитель 5, дополни- Тельньш делитель 6 частоты, блок 7 сравнени чисел, дополнительные первый 8, второй 9 и третий 10 сум- маторы по модулю два, дешифратор 11, первый регистр 12, второй регистр

13, третий регистр 14, RS-триггер 15 I

Демодул тор работает следующим

образом.

При отсутствии сигнала на входе демодул тора на выходе усилител -ограничител 5 присутствует сигнал с уровнем логического О, При этом на выходах сумматора 4 и дополнительного сумматора 8 по модулю два образуютс противофазные сигналы в виде меандров с частотой следовани вдвое ниже тактовой частоты, на выходе ; дополнительного сумматора 9 по модул два сигнал с уровнем логической I, а на выходе дополнительного сумматора 1 О ло модулю два сигнал с уровнем логического О, Сигналы с выхода дополнительного сумматора 8 по моду- лю два записываютс в первый разр д регистра I3 по передним фронтам сигналов с инверсного выхода делител 1 частоты, сигналы с этого же выхода записываютс в первый разр д реги- стра 14 по передним фронтам сигналов с пр мого выхода делител 1 частоты. Во вторые разр ды регистров 13 и 14 записываютс сигналы с выхода дополнительного сумматора 9 по модулю два Запись происходит одновременно с . записью сигналов в первые разр ды регистров 13 и 14, В результате на В1 1ходах разр дов регистров 13 и 14, в конце каждого тактового интервала устанавливаютс двоичные коды равных чисел, что позвол ет блоку 7. сравнени чисел в этот момент сформировать

на своем выходе сиг нал с уровнем ло- 1 ическа 1,

Блок 7 сравнени чисел строитс в соответствии с переключительной функцией

5

0

5 0

F,

4.Б (,р (А, ©В,).

Сигналы с выходов сумматоров 4 и дополнительных сумматоров 8,9 и 10 т по модулю два поступают на установочные S- и информационные D-входы разр дов регистра 12 по установочным S-входам. Это приводит к тому,что на выходах разр дов регистра 12 устанавливаетс в двоичном коде число 7, которое дешифрируетс дешифратором П сигналом логическа 1 на выходе нулевого значени информации. Сигнал 1 с выхода нулевого значени информации дешифратора 11 устанавливает RS-триггер 5 по R-входу в нулевое состо ние, что приводит к установке сигнала О на выходе демодул тора . Обновление информации, записанной в регистр 12 на следующий тактовый интервал, производитс за счет записи информации по информационным S -входам разр дов регистра 12 по переднему фронту сигнала с выхода блока 7 сравнени чисел, поступающего на тактовый С-вход регистра 1 2.

При поступлении на вход демодул тора сигнала, соостветствующего О информации, на выходах разр дов регистра 12 устанавливаетс в двоичном коде число 11, которое дешифрируетс дешифратором 11 также сигналом на выходе нулевого значени информации . Этот сигнал подтверждает нулевое состо ние RS-триггера 15,

При поступлении на вход демодул тора сигнала, соответствующего 1 информации, на выходах разр дов регистра 12 устанавливаетс в двоичном коде число 13, которое дешифрируетс дешифратором 11 сигналом на выходе единичного значени информации. Этот сигнал устанавливает RS-триггер 5 в единичное состо ние по S-входу что вызывает установление на выходе демодул тора 1 значени демодулиру- емой информации.

При различных чередовани х 1 и О значений информации во входном сигнале демодул тора в регистр 12 записываютс сигналы, формирующие

3126

на выходах ег о разр дов в двоичном коде числа I1 и 7 при О значении информации во входном сигнале и числа 13 и 14 при 1 значении информации в входном сигнале демодул то- ра. Эти числа дешифратором II дешифрируютс сигналами на выходах нулевого и единичного значени информации дешифратора 11. Дешифратор 11 реализуетс в соответствии с переклю- чательными функци ми

1

2.4-8 Y 2.4-8 V

2.4-8, 24-8,

Claims

Формула изобретени

Демодул тор сигналов с минимальной частотной манипул цией, содержащий на входе последовательно включённые усилитель-ограничитель, удвоитель частоты, блок фазовой автоподстройки частоты и делитель частоты, причем выход усилител -ограничител подключен к первому входу сумматора по модулю два, отличающий- с тем, что, с целью повьшени помехоустойчивости, в него введены дополнительный делитель частоты, бло сравнени чисел, три дополнительных сумматора по модулю два, дешифратор, три регистра и RS-триггер, выход которого вл етс выходом демодул тора , а S- и R-входы соответственно соединены с выходами единичного и нулевого значени информации дешифратора , входы которого подключены к выходам первого регистра, установочный S- и информационный D-входы первого разр да которого объединены С

Составитель Н.Лазарев Редактор М.Недолуженко Техред М,Ходанич Корректор А.Зимокосов

5247/59

Тираж 624Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

5 О

5

0

5

0

364

информационными )-входами первых разр дов второго и Третьего регистров и соединены с выходом первого дополнительного сумматора по модулю два, один вход которого подключен к первому входу сумматора по модулю два и первым входам второго и третьего дополнительных сумматоров по модулю , два, другие входы которых подключены соответственно к пр мому и инверсному выходам,дополнительного делител частоты, вход которого подключен к объединенным пр мому выходу основного делител частоты, другому входу первого дополнительного сумматора по модулю два и тактовому С-входу третьего регистра, информационный D- вход второго разр да которого подключен к объединенным установочному S- и информационному D-входам третьего разр да первого регистра, выходу второго дополнительного сумматора по модулю два и информационному D- ;входу второго разр да второго регистра , тактовый С-вход которого подключен к инверсному выходу основного делител частоты и второму входу сумматора по модулю два, выход которого подключен к установочному S- и информационному D-входам второго разр да первого регистра, установочный S- и информационный D-входы четвертого разр да которого подключены к выходу третьего дополнительного сумматора по модулю два, при этом тактовый С-вход первого регистра подключен к выходу блока сравнени чисел, входы которого подключены соответственно к выходам второго и третьего регистров.