SU1241250A1

SU1241250A1 - Adaptive data processing system

Info

Publication number: SU1241250A1
Application number: SU843719268A
Authority: SU
Inventors: Вячеслав Михайлович Антонов; Владимир Николаевич Середкин; Константин Петрович Тиханович; Владимир Юрьевич Ципиньо
Original assignee: Предприятие П/Я А-3756
Priority date: 1984-01-04
Filing date: 1984-01-04
Publication date: 1986-06-30

Abstract

Изобретение относитс к области вычислительной техники, в частности к мультипроцессорным системам. Цель изобретени - повышение надежности системы за счет автоматического восстановлени функционировани в режиме последовательной обработки. Поставленна цель достигаетс тем, что сигналы запросов и готовности от каждого процессора приход т в соответствующие блоки переключени режимов, которые в.зависимости от режима обработки формируют цепочку обрабатывающих процессоров , мину неисправные . Система содержит блок 1 пам ти за вок , .процессор 2, содержащий коммутатор 3-сигналов опроса, блок 4 выполнени операций, элемент 5 ИЛИ, блок 6 переключени режимов, элемент 7 ИЛИ элементы 8-11 И. 2 з.п. ф-лы, 9 ил. i (Л Фиг.1The invention relates to the field of computing, in particular to multiprocessor systems. The purpose of the invention is to increase the reliability of the system by automatically restoring operation in the sequential processing mode. This goal is achieved by the fact that the request and readiness signals from each processor come to the corresponding mode switching blocks, which, depending on the processing mode, form a chain of processing processors, the faulty mine. The system contains a block 1 of the memory of the request, a processor 2 containing a switch of 3 polling signals, a block 4 of performing operations, an element 5 OR, a block 6 for switching modes, a element 7 OR elements 8-11 I. 2 zp f-ly, 9 ill. i (L Figure 1

Description

1 Изобретение относитс к вычислительной технике, в частности к мультипроцессорным .системам, автоматически перестраивающим свою структуру в зависимости от заданных способов обработки данных и от отказов отдельных процессоров , и может быть применено в измерительно-вычислительных комплексах, в системах автоматизации испытаний и контрол сложных объек- тон, в автоматизированных системах управлени технологическими процессами и в других подобных системах, имеющих высокую живучесть. 1 The invention relates to computing technology, in particular, to multiprocessor systems that automatically restructure their structure depending on the specified data processing methods and on failures of individual processors, and can be applied in measuring and computing complexes, in automation systems for testing and controlling complex objects. tone, in automated process control systems and in other similar systems with high survivability.

Цель изобретени - повышение на- дежности системы путем автоматического восстановлени функционировани в режиме последовательной обработки.The purpose of the invention is to increase the reliability of the system by automatically restoring operation in the sequential processing mode.

На фиг. 1 представлена схема сие- темы; на фиг. 2 - схемы блока вьшол- нени операций, коммутатора сигналов опроса и блока переключени режимов команд блока выполнени операций; на фиг. 3 - состав магистрали передачи сигналов; на фиг. Д - схема узла пам ти; на фиг.5 - схема арифметико-логического узла, временна диаграмма и система микрокоманд; на фиг,6 - схема узла обмена, временна диаграмма и система микрокоманд; на фиг.7 - схема узла подключени магистрали; на фиг. 8 - 10 - бпок-схе- ма алгоритмов,FIG. 1 shows the layout of the topic; in fig. 2 shows diagrams of an execution unit, a polling signal switch and a mode switching unit of the operation unit block; in fig. 3 - the composition of the signal transmission line; in fig. D is a diagram of the memory node; figure 5 is a diagram of the arithmetic logic node, timing diagram and a system of microinstructions; FIG. 6 is a diagram of an exchange node, a timing diagram and a system of micro-instructions; Fig. 7 is a diagram of a trunk connection node; in fig. 8 - 10 - bpok-scheme of algorithms,

Система содержит блок 1 пам ти за вок, процессоры 2, коммутатор 3 сигналов опроса, блок 4 выполнени операций, элемент 5 ИЛИ, блок 6 переключени режимов, элемент 7 ИЛИ,The system contains block 1 of the memory of the order, processors 2, switch 3 of the polling signals, block 4 of performing operations, element 5 OR, block 6 of switching modes, element 7 OR,

- , ,м. л t J -4ii.-, m lt J -4ii.

реключени режимов, элемент 7 ИЛИ, элементы 8-11 И, магистраль 12 передачи сигналов, вход 13 задани режим системы, счетчик 14 команд, дешифратор 15, арифметическо-логический узел 16, узел -17 обмена, узел 18 подключени магистрали, сигналы 19 управлени , шина 20 команд, узел пам ти 21, св зь 22 сигнала захвата, магистраль 23 приема, св зь 24 сигнала разрешени захвата, св зи 25 и 26 сигналов исполнени , элементы 27 и 28 И, вход 29 разрешени , .элементы 30 - 32 И, элемент 33 ИЛИ, задающий вход 34, шину 35 адреса, шину 36 данных , магистраль 37 выдачи, вход 38 запроса захвата, выход 39 ответа, ма гистраль 40 запроса, магистраль 4 зан тости, узел 42 пам ти, регистры 43 и 44 адреса, узел 45 приема передачи , регистр 46, узел 47 регистровmode switching, element 7 OR, elements 8-11 AND, signal transmission line 12, input 13 sets the system mode, 14 command counter, decoder 15, arithmetic-logical node 16, exchange node -17, trunk connection node 18, control signals 19 , command bus 20, memory node 21, communication of capture signal 22, reception line 23, communication of resolution capture signal 24, communication of performance signals 25 and 26, elements 27 and 28, resolution permission 29, elements 30 - 32 And, the element 33 OR, specifies the input 34, the bus address 35, the bus 36 data, line 37 issue, the input 38 of the request capture, output 39 Answer, 40 mA gistral request, busy line 4, a node memory 42, registers 43 and 44 address, the node receiving the transmission 45, a register 46, a node 47 registers

5 five

0 5 0 0 5 0

5five

25022502

общего назначени , сумматор 48, сдви- гатель 49, регистр 50 состо ни , элемент 5 коммутации, регистр 52 микрокоманд ,, дешифратор 53 микрокоманд, формирователь 54 синхроимпульсов, св зь 55 сигнала выдачи, св зь 56 входного сигнала выдачи, св зь 57 сигнала приема, св зь 58 входного сигнала приема, св зь 59 сигнала - включени элемента приема-передачи, элементы 60 и 61 приема-передачи, элементы 62 и 63 коммутации, коммутатор 64, регистр 65, регистр 66 микрокоманд , дешифратор 67 микрокоманд, формирователь 68 синхроимпульсов, элемент 69 И, св зь 70 входного сигнала выдачи, св зь 71 входного сигнала приема, св зь 72 сигнала включени элемента приема-передача элементы 73 -- 76 И, триггер. 77, элементы 78-79 коммутации и элементы 80 - 82 ИЛИ.general purpose, adder 48, shifter 49, state register 50, switching element 5, micro-command register 52, micro-command decoder 53, clock generator 54, output signal connection 55, output input signal 56, signal connection 57 receiving, communication 58 input signal receiving, communication signal 59 - switching on the element of reception-transmission, elements 60 and 61 of reception-transmission, elements 62 and 63 of switching, switch 64, register 65, register 66 micro-instructions, decoder 67 micro-instructions, driver 68 sync pulses, element 69 And, the connection 70 of the input signal output chi, connection 71 of the input signal of reception, connection 72 of the signal of switching on the element of reception-transmission elements 73 - 76 AND, trigger. 77, switching elements 78-79 and elements 80 - 82 OR.

Система работает следующим обра-, зом,The system works as follows,

При параллельном режиме обработки данн.ых, заданном наличием сигнала на входе 13 системы, запрос любого процессора 2 поступает через элемент 5 ИЛИ и через блоки 6 переключени режимов (поскольку на задающий вход каждого из них поступает сигнал переключени с выхода элемента 7 ИЛИ) и элеме 1ты 5 ИЛИ предыдущих процессоров 2 в блок 1 пам ти за вок.In parallel data processing mode, specified by the presence of a signal at system input 13, the request of any processor 2 enters through element 5 OR and through mode switching blocks 6 (since the switching signal from the output of element 7 OR comes to the specifying input of each of them) and 1y 5 OR previous processors 2 to block 1 of the memory of the wok.

Сигнал разрешени , вьщанный после этого блоком 1, проходит через це- . почку процессоров 2. При поступлении сигнала разрешени в первый в этой цепочке процессор 2, выдавший запрос, дальнейшее прохождение сигнала разрешени прекращаетс , а в этом процессоре 2 коммутатор 3 вьщает в блок 4 сигна/ начала работы. Данный процессор 2 считывает из блока 1 за вку и начинает ее обработку, одновременно сбрасыва свой запрос и тем самым пропуска сигнал разрешени через коммутатор 3 и блок 6 переключени режимов к последующему процессору 2. Если.последующий процессор 2 также выдал запрос, то следующа за вка будет считана в него, в противном случае он пропустит:,сигнал разрешени далее. В случае отказа блока 4 какого-либо процессора 2 тот не выдает запроса и тем caMfjiM выключает себ из :процесса обработки, При этом коммутатор 3 и блок 6 переключенииThe enable signal, passed after this by block 1, passes through a circuit. processor kidney 2. When the resolution signal arrives at the first processor 2 in this chain, which issued the request, the further resolution signal stops passing, and in this processor 2 switch 3 enters into a signal / start block 4. This processor 2 reads from block 1 the application and starts processing it, simultaneously dropping its request and thereby passing the resolution signal through switch 3 and mode switching unit 6 to the next processor 2. If the next processor 2 also issues a request, then will be read into it, otherwise it will skip: the enable signal further. In case of failure of block 4 of any processor 2, the request does not issue a request and, therefore, caMfjiM turns itself off from: the processing process, and the switch 3 and block 6 switch

режимов отказавшего процессора 2 остаютс в рабочем состо нии и не преп тствуют прохождению через них сигналов запроса и разрешени последующих процессоров 2 системы,the modes of the failed processor 2 remain in working condition and do not prevent the passage of the request signals and the resolution of subsequent processors 2 of the system through them,

При последовательном режиме обработки данных, заданном отсутствием сигнала на входе 13, запрос любого процессора 2 поступает через элемент 5 ИЛИ в блок переключени режимов только предыдущего процессора 2. После .частичной обработки за вки в пре- дьздущем процессоре 2 формируетс сигнал обращени , поступающий из блока 4 через элемент 8 И в блок 6 переклю- чени режимов, В этом режиме на задающий вход блока 6 переключени режимов каждого процессора 2 (если он исправен) не поступает сигнал переключени с выхода элемента 7 ИЛИ, по- этому при поступлении сигнала обращени блок 6 переключени режимов предыдущего процессора 2 выдает сигнал разрешени в коммутатор 3 данного процессора 2, который включает блок сигналом начала работы. Данный процессор 2 считьгоает из предыдущего процессора 2 результаты частичной обработки за вки и продолжает ее обработку , одновременно сбрасыва свой запрос. Закончий обработку, ол формирует сигнал обращени к последующему процессору 2, а после передачи в него результатов частичной обработки за вки вновь выдает сигнал запроса к предыдущему процессору 2, Далее за вка аналогично последовательно передаетс дл обработки от одного процессора 2 к другому,In a serial data processing mode, specified by the absence of a signal at input 13, the request of any processor 2 enters through element 5 OR to the mode switch only of the previous processor 2. After partial processing of the application in the preceding processor 2, a reverse signal is generated coming from the block 4 through element 8 and in block 6 of mode switching, In this mode, the switching signal from the output of element 7 OR does not receive a switching signal from the output of element 7 OR to the control input of the mode switching unit 6 OR, therefore lenii signal handling unit 6 preceding the switching modes of the processor 2 outputs the enable signal to the switch 3 of the CPU 2, which comprises a signal unit starts working. This processor 2 computes the results of the partial processing of the application from the previous processor 2 and continues its processing while simultaneously discarding its request. Finished processing, the ol forms a signal to access the subsequent processor 2, and after transferring the results of partial processing to it, the application again issues a request signal to the previous processor 2. Next, the application is similarly sequentially transmitted for processing from one processor 2 to another.

При неисправности блока 4 процес- сора 2 (любого, не вл ющегос пос- ледним.в цепи работающих процессоров сигнал отказа через элемент 7 ИЛИ переключает блок 6 переключени режимов в режим, аналогичный параллельному режиму обработки, тем самым разреша сквозное прохождение через отказав- щий процессор 2 сигналов запроса и разрешени от последующего процессора 2 к предьздущему и наоборот, В этом случае результаты обработки части/ за вки от предыдущего исправного процессора 2 поступают в последующий исправный процессор 2, мину отказавший процессор 2. Так как отказавший процессор 2 не выдает сигналов запроса и обращени , он автоматически выключаетс из процессора обрабо тки, а,In case of malfunction of block 4, processor 2 (any, which is not the last. In the chain of working processors, the failure signal through element 7 OR switches the mode switching unit 6 to a mode similar to the parallel processing mode, thereby allowing the through passage through the failing one Processor 2 of the request and resolution signals from the subsequent processor 2 to the previous one and vice versa. In this case, the results of the processing of a part / application from the previous healthy processor 2 are sent to the next healthy processor 2, the failed mine otsessor 2. Since the failed processor 2 does not issue interrogation signals and handling, it is automatically turned off from processor GRAIN heel, and,

5five

10 15 20 25 зо 10 15 20 25

O 5 0 5 O 5 0 5

5five

его функцию обработки части за вки при этом вьтолн ет последующий исправный процессор 2. Така организаци передачи функции отказавшихс процессоров 2 на последующие исправные процессоры 2 приводит к сдвигу необработанных частей за вки в сторону последнего исправного процессо- ра 2.its function of processing a part of the application thus completes the subsequent serviceable processor 2. Such an organization transferring the function of the failed processors 2 to the subsequent serviceable processors 2 shifts the raw parts of the application towards the last serviceable processor 2.

На фиг.10 приведен алгоритм функционировани системы с отказавшим процессором 2. .Figure 10 shows the algorithm for operating the system with a failed processor 2..

Признаком последнего исправного / процессора 2 вл етс наличие сигнала Последний исправный, поступающего в процессор 2 через .элемент 11 И на входы элементов 8 - 10 И в режиме- последовательной обработки (сигнал на входе 13 отсутствует,A sign of the last good processor / processor 2 is the presence of a signal. The last healthy one arrives at processor 2 through .element 11 And at the inputs of elements 8 - 10 And in the sequential processing mode (there is no signal at input 13,

Сигнал Последний исправный исправного процессора 2 запрещает прохождение через элемент 8 И сигнала обращени в блок 6 переключени режимов и разрешает его прохождение через элемент 9 И на вход продолже-- ни блока 4, который, через элемент 81 ИЛИ (фиг, 2) соединен с первым сигналом 19 управлени , осуществл ющий выполнение команды перехода. По вление сигнала с входа продолжени инициирует продолжение обработки оставшихс частей за вки в данном процессоре 2.Signal The last serviceable processor 2 inoperative prohibits the passage through element 8 of the signal and the call to the mode switching unit 6 and permits its passage through element 9 AND to the input of the continuation block 4, which, through element 81 OR (Fig 2) is connected to the first control signal 19, which executes the transition instruction. The appearance of the signal from the continuation input initiates the continuation of processing the remaining parts of the application in this processor 2.

Сигнал Последний исправньй посто нно включен на входе последнего в цепи процессора 2 системы, В случае его неисправности сигнал отказа разрешает прохождение сигнала Последний исправный через элемент 10 И на вход следующего (прьщьщущего) исправного процессора 2, передава ему функции последнего исправного, и т.д. При такой организации перераспределени функций между процессорами 2 система в последовательном режиме обработки сохран ет работоспособность при наличии хот бы одного (любого ) исправного процессора 2,Signal The last control is permanently on at the input of the last processor 2 in the circuit. In case of its failure, the failure signal allows the signal to pass the last working through item 10 to the input of the next (right) working processor 2, transferring to it the functions of the last working, and so on . With this organization of the redistribution of functions between the processors 2, the system in a sequential processing mode maintains operability in the presence of at least one (any) healthy processor 2,

Блок 4 выполнени операций (фиг.2) работает по программам обработки, хран щимс в узле 21, запрос к которому производитс по адресу, сформированному в счетчике 14 команд .Команда , поступающа из узла 21 по шине 20 команд, содержит 4-разр дный код операции, которьй передаетс в дешифратор 15; 12-разр дный адрес перехода , который передает в счетчик 14The operation unit 4 (Fig. 2) operates according to the processing programs stored in node 21, which is requested at the address generated in the command counter 14. The command received from node 21 via the command bus 20 contains a 4-bit code operations that are transmitted to the decoder 15; 12-bit transition address, which transmits to counter 14

команд, или микрокоманду, котора передаетс дл ныгюлнени в узел 16 или 17,commands, or a microinstruction, which is transmitted for scrolling to node 16 or 17,

Формирование адреса в счетчике 14 команд осуществл ет один из п ти сигналов: сигнал исполнени по св зи 25 или сигнал исполнени по св зи 26 увеличивает адрес на единицу при полнении операций в узле 16 или 17 соответственно; первый сигнал управлени с выхода дешифратора 15 записывает адрес перехода с шикы 20 при выполнении команд безусловного перехода; второй сигнал управлени запи- сывает из узла 17 или 16 начальный адрес программ обработки (или частичной обработки) за вки; третий сигнал управлени модифицирует адрес сигналами состо ни из узла 16 при выполнении команд условного переходаThe address generation in the command counter 14 is performed by one of the five signals: the execution signal via communication 25 or the execution signal via communication 26 increases the address by one when completing operations at node 16 or 17, respectively; the first control signal from the output of the decoder 15 records the address of the transition from the packet 20 when executing unconditional jump commands; the second control signal records from node 17 or 16 the starting address of the processing programs (or partial processing) of the application; the third control signal modifies the address with the status signals from node 16 when executing conditional jump instructions

При выполнении команды перехода дешифратор 15 одним из первых трех сигналов 19 управлени записывает адрес перехода в счетчик 14 команд. При вьшолнении других команд дешифратор 15 четвертым и п тым сигналами управлени включает соответственно узел 16 или 17. Затем включенный узел выполн ет операцию, заданную посту- пившей в него микрокомандой. По окончании операции включенный узел выдает через элемент 80 ИЛИ сигнал исполнени на счетный вход счетчика 14 команд дл увеличени на единицу его содержимого.When executing a transition command, the decoder 15 one of the first three control signals 19 records the transition address into the counter of 14 commands. When executing other commands, the decoder 15 uses the fourth and fifth control signals to turn on node 16 or 17, respectively. Then the switched on node performs the operation specified by the microinstruction. At the end of the operation, the included node outputs, via element 80 OR, a execution signal to the counting input of the command counter 14 for incrementing its contents by one unit.

Программы обработки за вок, помещенные в узел 215 имеет модульную структуру. Выбор соответствующей программы определ етс кодом адреса обрабатьгоаемой за вки, вл ющимс идентификатором этой программы.Application processing programs placed in node 215 have a modular structure. The choice of the appropriate program is determined by the code of the address of the application being processed, which is the identifier of this program.

На фиг.8 показан алгоритм вьшолне- ни программы блоком 4 и содержание разр дов кода за вки.Figure 8 shows the algorithm for executing the program by block 4 and the contents of the code bits of the application.

После выполнени программы обработки за вки (или программы частичной обработки за вки при работе в последовательном режиме) производитс определение исправности блока 4 путем выполнени им тестовой программы (теста). В случае неисправности блока 4 он выдает сигнал отказаj поступающий в элементы 7 ИЛИ и 10 И. При правильном выполнении теста блок 4 вьщает сигнал обращени , если не обработана последн часть за вки (при работе в последовательном режиме),After the execution of the application processing program (or the partial processing application of the application when operating in sequential mode), the health of unit 4 is determined by the execution of a test program (test). In case of block 4 malfunction, it generates a failure signal j arriving at elements 7 OR and 10 I. If the test is performed correctly, block 4 generates a call signal if the last part of the application is not processed (when operating in sequential mode),

j Ю f5 0 j you f5 0

5 о 5 o

Q Q

5five

0 5 0 5

или сигнал запроса, если за вка обработана до конца. Сигнал обращени поступает на элементы 8 и 9 И, сигнал запроса - в коммутатор 3 и элемент 5 ИЛИ. На фиг, 9 приведен алгоритм реакции системы на отказ.or request signal if the application is processed to the end. The call signal goes to elements 8 and 9 AND, the request signal goes to switch 3 and element 5 OR. Fig, 9 shows the algorithm of the system response to failure.

Зан тие магистрали 12 блоком 4 . обеспечивает узел 18. При подаче в него сигнала захвата по св зи 22 он, обменива сь интерфейсными сигналами с магистралью 12, занимает ее, о чем сигнализируе т выдачей в узел 17 обмена сигнала разрешени захвата по св зи 24 . Освобож,цение магистрали 1 2 происходит при по влении скгн:аиа приема по магистрали 23,Bus line 12 is block 4. provides node 18. When a capture signal is sent to it over communication 22, it exchanges interface signals with trunk 12 and occupies it, which is signaled by sending a communication resolution capture signal 24 to the node 17. The release of highway 1 2 occurs when SCN appears: aia reception on highway 23,

Коммутатор 3 получает на вход 29 из предыдущего процессора 2 сигнал разрешени , Если блок 4 выдал в коммутатор 3 сигнал запроса, то дальнейшее прохождение сигнала разрещени прекращаетс , а коммутатор 3 выдает с выхода элемента 28 И в блок 4 сиг-/ мал начала работы. Этот сигнал (объединенный элементом 82 ИЛИ с п тым сигналом управлени ) включает узел 17 обмена, который инициирует считывание следующей за вки. Если блок 4 не выдает в коммутатор 3 сигнал запроса, то сигнал разрешени с входа 29 через элемент 27 И поступает в блок 6 переключени режимов. Switch 3 receives the enable signal at input 29 from the previous processor 2. If block 4 has issued a request signal to switch 3, the further signal of the resolution stops, and switch 3 issues element 28 from the output of And 28 to block 4, the start signal is small. This signal (combined by the OR element 82 with the fifth control signal) includes an exchange unit 17, which initiates the reading of the next code. If block 4 does not issue a request signal to switch 3, then the enable signal from input 29 through element 27 goes to mode switching block 6.

Блок 6 переключени режимов служит дл организации обмена между процессорами 2 сигналами запроса и разрешени . Наличие сигнала переключени на,входе 34 разрешает сквозное прохождение через блок 6 переключени режшуюв сигнала запроса (через элемент 30 и) и сигнала разрешени (через элементы 31 И и 38 ИЛИ), При отсутствии сигнала переключени блок 6 переключени режимов выдает с выхода элемента 33 ИЛИ сигнал разрешени только при совпадении в элементе 32 И сигнала обращени и сигнала запроса от последующего процессора 2,The mode switching unit 6 serves to organize the exchange between the processors 2 of the request and the enable signals. The presence of the switching signal on, the input 34 permits the pass-through through the switching unit 6, cutting the request signal (through element 30 and) and the enable signal (through elements 31 and 38 or), if there is no switching signal, the mode switching unit 6 outputs from the output element 33 OR the enable signal only if the address and the request signal from the subsequent processor 2 match in element 32,

Работа узла .1 6 осуществл етс в соответствии с.приведенной на фиг. 5 временной диаграммой. Алгоритм выполнени микрокома ды начинаетс с приходом отрицательного фронта четвертого сигнала управлени с выхода дешифратора 15 (при этом па входе регистра 52 микрокоманд до.тгжен быть уставовлен код микрокоманды) , который эап-ус кает формирователь 5А. Затем записываетс микрокоманда в 12-разр дный регистр 52 микрокоманд и информаци в регистре 46 (о наличии информации на входе узла 45 свидетельствует сигнал вьщачи по св зи 55 на входе элемента 51 коммутации), После этого выдаютс сигнал приема по св зи 57 Гв узел 17 обмена) и сигнал исполнени по св зи 25, за врем действи которого происходит выполнение операций , заданной кодом микрокоманды, на информацией, поступающей на входы сумматора 48 из регистра 46 и узла 47. Одновременно сигнал исполнени по св зи увеличивает на единицу содержимое счетчика 14 команд. Далее выполн ютс операции сдвига в сдвига теле 49 и запись результата в узле 47, регистр 46 или регистр 50 состо ни в зависимости от кода микрокоманды . С момента окончани записи узел 16 переходит в исходное состо - ние дл приема новой микрокоманды и в то же врем начинаетс выдача из него информации в угол 7 обмена: формируетс сигнал вьщачи по св зи 55, сопровождающий выданную инфор- мацию, а аатем при поступлении из узла 17 обмена сигнала приема по св зи 57 информации сигнал выдачи сбрасываетс . Таким образом, фазы выдачи информации и приема следующей микро- команды могут совмещатьс , однако исполнение следующей микрокоманды начинаетс только после освобождени узла 45 и приема через него новой информации. Работа элемента 51, т.е. условие формировани его выходных сигналов, описываетс следующими уравнени ми:The operation of the node .1 6 is carried out in accordance with the one shown in FIG. 5 time diagram. The microscopic execution algorithm starts with the arrival of the negative front of the fourth control signal from the output of the decoder 15 (the microcode code is set on the register input 52 of the microinstructions. The microinstruction code must be set), which is destabilized by the driver 5A. A micro-command is then recorded in a 12-bit micro-command register 52 and the information in register 46 (the presence of information at the input of node 45 is indicated by a signal on connection 55 at the input of switching element 51). A receive signal is then received on communication 57 GW node 17 exchange) and the execution signal via communication 25, during the operation of which the operations specified by the microcommand code are performed, on the information supplied to the inputs of the adder 48 from register 46 and node 47. At the same time, the communication execution signal increases by one the contents of the counter and 14 teams. Next, shift operations are performed in the shift body 49 and the result is recorded at node 47, register 46 or the state register 50 depending on the micro-command code. From the moment of the end of the recording, the node 16 goes to its original state to receive a new microcommand, and at the same time, it starts to output information from it to the exchange corner 7: a signal is generated on the communication 55, which accompanies the information provided, and The communication reception information exchange node 17 via the communication information 57, the output signal is reset. Thus, the phases of issuing information and receiving the next micro-command can be combined, however, the execution of the next micro-command begins only after the release of node 45 and the receipt of new information through it. The operation of element 51, i.e. the condition of forming its output signals is described by the following equations:

55вых -56 57вх ; 57вь1к 58 55вх; 59 56 N58- 55ех 55out -56 57th; 57v1k 58 55vk; 59 56 N58- 55ex

В зависимости от кода в разр дах О и 1 регистра 52 микрокоманд 12- разр дна микрокоманда, узла 16 разбиваетс на пол , образу -в системе микрокоманд четыре формата микрокоманд . Во всех форматах микрокоманд разр ды 2-4 определ ют код операции сумматора 48, а разр д 11 содержит признак выдачи содержимого регистра 50 состо ни в счетчик 14 команд.Depending on the code in bits O and 1 of the register of 52 micro-commands 12-bit of the micro-command, node 16 is divided into the floor, forming four micro-commands in the micro-commands system. In all micro-instruction formats, bits 2-4 determine the operation code of the adder 48, and bit 11 contains the indication that the contents of the state register 50 are output to the counter 14 of the commands.

В 1-м формате (формат операции Регистр-регистр) разр ды 5-7 мик ю . 5 20 25 зо . In the 1st format (Register-Register operation format) bits are 5-7 mic u. 5 20 25 h.

5five

00

5 five

рокоманды указывают адрес источника первого операнда (номер одного из реX rokomandy specify the source address of the first operand (the number of one of

гистров узла 47J, разр ды 8-10 указывают адрес второго операнда и при- емника результата операций (номер одного из регистров узла 47) . Кроме этого, результат заноситс в регистр 46.The 47J node gisters, bits 8–10 indicate the address of the second operand and the receiver of the result of operations (the number of one of the registers of node 47). In addition, the result is recorded in the register 46.

Во 2-м формате (формат операций Регистр-рабочий регистр) разр ды 5-7 микрокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разр ды 8- 10 определ ют код операции сдвигате- л 49. Источником второго операнда вл етс регистр 46, в который заноситс результат операции,In the 2nd format (format of operations Register-working register) bits 5-7 micro-commands indicate the source address of the first operand (the number of one of the registers of node 47), bits 8-10 determine the shifter operation code 49. The source of the second operand is the register 46 in which the result of the operation is entered,

В 3-м формате (формант операции С константой) разр ды 5-8 микрокоманды вл ютс одним из операндов (С константой), а в разр дах 9-10 указьшаютс источники и приемники информации при этих операци х (регистр 46, регистр 50 состо ний).In the 3rd format (formant operation With constant) bits 5-8 micro-instructions are one of the operands (With constant), and bits 9-10 indicate the sources and receivers of information for these operations (register 46, register 50 now)

В 4-м формате (формат микрокоманд С обменом) в разр дах 8-10 микрокоманды находитс код операции обмена .In the 4th format (format of micro-commands With exchange) in bits 8-10 of the micro-command is the code of the exchange operation.

Работу узла 17 обмена при выполнении операции пересылки информации с входа узла 60 на выход узла 61, т.е. при организации обмена данными ме жду арифметико-логическим узлом 16 и магистралью 12, иллюстрирует временна диаграмма, представленна на фиг.6. Алгоритм работы узла 17 обмена начинаетс с его запуска отрицательным фронтом п того сигнала управлени с выхода дешифратора 15. После этого происходит прием микрокоманды в регистр 66 микрокоманд и выдаетс сигнал исполнени по св зи 26, разрешающий вьтолнение операции; этот сигнал одновременно увеличивает на единицу содержимое счетчика 14 команд, Сигнал вьщачи по св зи 55, поступа на вход элемента 62, вызьшает прием информации в узел 60-. После прихода сигнала вьщачи формируетс сигнал захвата по св зи 22. Так как после этого сигнал исполнени по св зи.26 заканчиваетс , при поступлении вновь отрицательного фронта п того сигнала управлени возможен прием новой микрокоманды. При поступлении сигнала разрешени захвата по св зи 24, свидетельствующего о готовности маги:трали 12 к приему информации, начиаетс вьщача информации из узла 17 бмена, дл чего формируетс сигнал о магистрали 37, При подаче на вход шемента 63 сигнала приема по маги- трали 23 сигнал выдачи по магистраи 37 сбрасьгоаетс и выдача информаии прекращаетс .The operation of the exchange node 17 when performing the operation of sending information from the input of the node 60 to the output of the node 61, i.e. when organizing data exchange between the arithmetic logic unit 16 and trunk 12, illustrates the time diagram presented in Fig.6. The algorithm of operation of the exchange node 17 begins with its launch by the negative front of the fifth control signal from the output of the decoder 15. After that, the microinstruction is received in the microcommand register 66 and the execution signal is output via communication 26, allowing the operation to be completed; this signal simultaneously increases by one the contents of the counter 14 of the commands. The signal on connection 55, arriving at the input of the element 62, causes reception of information to node 60-. After the arrival of the signal, a capture signal is generated by link 22. Since after this the execution signal by link.26 is terminated, a new microcommand can be received when the negative edge of the fifth control signal arrives again. When a permission signal is received by communication 24, indicating that the magicians are ready: trawl 12 to receive information, the information starts from node 17 of the exchange, for which a signal is generated on highway 37, when the reception signal is fed to the input 63 of trunk 23 the delivery signal on line 37 is cleared and information output is stopped.

Элемент 62 в узле 17 обмена ана- ю логичен элементу,51 в узле 16. Его функции описьгоаютс уравнени ми, приведенными вьше, Работа элемента 63 описываетс следующим логическим уравнением: . 15 37вь,х 70. 238/ 24; Звых 71 . 37 72 24 V71 37вх- Element 62 in the exchange node 17 is analogous to element 51 in node 16. Its functions are described by the equations given above. The operation of element 63 is described by the following logical equation:. 15 37в, х 70. 238/24; Svyh 71. 37 72 24 V71 37 in-

Операци пересылок информации с входа одного узла приёма-передачи 20 на выход другого,. реализуемые узлом 17 обмена, задаютс системой микрокоманд , приведенной на фиг,6 (в графе Операци указаны узлы пр.иема- передачи, участвующие в пёресилке). 25The operation of transferring information from the input of one transmission and reception node 20 to the output of another. implemented by the exchange node 17, are specified by the microinstructions system shown in FIG. 6 (in the column “Operation”, the nodes of the name and transmission units participating in the handset are indicated). 25

Узел 18 работает следуюгдим образом ,Node 18 works as follows

Сигнал захвата по св ди 22, поступающий из узла 17 обмена, вьщаетс в общзгю дл всей системы .магистраль 40 запроса через элемент 78.) и одновременно поступает на элементы 7375И . С магистрали 40 сигналы запроса захвата поступают на вход 38 узла 18 первого по приоритету процессора 2, Если этот процессор 2 не выдавал сигнала захвата по св зи 22, то сигнал запроса захвата проходит через элемент 73 И и в качестве сигнала ответа с выхода 39 поступает далее наThe capture signal on WInd 22, coming from the exchange node 17, is sent to the general system for the entire system. The request highway 40 through element 78.) and simultaneously arrives at the elements 7375I. From the trunk 40, the capture request signals are received at the input 38 of the node 18 of the first priority processor 2. If this processor 2 did not generate a capture signal over communication 22, then the capture request signal passes through element 73 And as a response signal from output 39 goes further on

вход 38 узла 18 следующего процессора 2 и т,д. При наличии сигна:ла захвата по св зи 22 сигнал запроса захвата проходит через элементы 74 иinput 38 of node 18 of the next processor 2 and t, d. In the presence of a capture signal via link 22, the capture request signal passes through the elements 74 and

76И (если нет сигнала на общей дл всей .системы магистрали 41 зан тости ) и включает триггер 7-7. После э.то- го выходной потенциал триггера 77 разрешает выдачу через элемент 79 сигнала на магистраль 41 и через эле- мент 75 И сигнала разрешени захвата76I (if there is no signal on the total occupation for the entire highway 41) and includes a trigger 7-7. After this, the output potential of the trigger 77 permits the output through the element 79 of a signal to the highway 41 and through the element 75 AND of the signal to allow the capture

по св зи 24 в узел 17 обмена, занима тем самым магистраль I2 и разреша обмен данными по ней между цессорами 2, 55on communication 24 to the node 17 of the exchange, thereby occupying trunk I2 and allowing the exchange of data on it between the processors 2, 55

По окончании обмена (т,е, при приходе сигнала по магистрали 23) триггер 77 Переключаетс , снимаютс сигнал с магистрали 41 и сигнал разрешени захвата по св зи 24, тем самым освобождаетс магистраль 12 и разрешаетс ее захват другими процессорами 2 .Upon completion of the exchange (t, e, when the signal arrives on trunk 23), trigger 77 switches, the signal from trunk 41 and the capture enable signal on link 24 are removed, thereby acquiring trunk 12 and allowing it to be captured by other processors 2.

Формула .из ,обретени Formula. Of gain

Claims

one . / Adaptive data processing system, containing a memory block of the request and processors, each of which includes a block for performing operations, a switch for the signal of the selected network, a switch box. The modes and the first element OR, where the information and address inputs and outputs of the block for performing operations of each processor and block of memory are connected respectively with the Tacho data and the address bus, the input of the request for the memory block is connected to the output of the first OR element of the first professor, output. the resolution of the memory block is connected to the enable input of the switch of the signals of the first processor; the output of the polling of the operation execution block in each processor is connected to the first input of the first OR element and the information input to A polling signal switch, the output of which is connected to the trigger input of the execution unit, the output of the first element OR of each processor, except the first, is connected to the request input of the mode switch of the previous processor, the second input of the first element OR of each processor is connected to the output of the request of the mode switch, resolution enable which is connected to the output of the interrogation signal switch, the output of the resolution of the mode switching unit is connected to the control input of the interrogation signal switch of the subsequent 5, in order to increase reliability by automatically restoring operation in a sequential processing mode, a second element is inserted into each processor: TOR and four AND elements, the access input and the master input of the mode switching unit are connected respectively to the output of the first element AND and the output of the second element OR; the output of the block for performing operations is connected to the direct input of the first element AND and to the first

25

the input of the second element And whose output is connected to the input of the continuation of the operation block, the first input of the third element And the second input of the second element And the inverse input of the first element And connected to the output of the fourth element And, the output of the failure of the operation block connected to the second input of the third the element AND to the first input of the second element OR, the second input of which is inverse, the input of the fourth element AND is connected to the input of the rear of the system mode, the direct input of the fourth element-AND of each preceding process and connected to the output of the third element and subsequent processing, the output of the third AND-coagulant Elem first processor output signal is non-serviceability system 20, inputs and outputs issuing, receiving, and outputs a busy

request for processing units of processors are connected, according to the output, reception, request and busy lines, the capture request input of the execution block of the first processor is connected. On the request highway, the response output of the execution block of each previous processor is connected to the input request capture unit execution one-. subsequent processor sets, where the execution unit contains a memory node, a command counter, an arithmetic logic node, an exchange node, an a-histral connection node, OR elements and a decoder, the first output of which is connected to the first input of the first OR element , the second and third outputs are connected respectively to the resolution inputs of recording the initial address of the program and the address of the conditional transition of the command counter, the input of the recording time of the record of the unconditional transition address of which is connected to the output of the first OR element, the second input to The output of the decoder is connected to the start input of the arithmetic logic node, the fifth output is connected to the first, the second element OR, the sixth, seventh and eighth outputs of the decoder are respectively, the outputs of the 55 base, call and request block you -. For operations, the output of the memory node is connected to the input of the decoder,

25

to is 20

. 35, 55.

the input of the address of the unconditional transition of the command counter and the inputs of microinstructions of the arithmetic logic unit and the exchange node, the first address and the first in-. formation inputs And outputs, first, the inputs and outputs of the issuance and reception of which are respectively the address and information inputs and outputs, the inputs and outputs of the issuance and reception of the operation unit, the address and information inputs of which are connected respectively to the address; and information inputs of the memory node whose command address input is connected to the output of the command counter, the input of the program's initial address is connected to the second information output of the exchange node and the information output of the arithmetic logic node, information input and output of which are connected respectively to the second information output and the input of the exchange node, the first and second inputs of the issuance and reception of which are connected to the first and second outputs of the issuance and reception of the arithmetic logic unit, the first and second inputs of the output and reception and which are connected respectively to the first and second outputs of the issuance and reception of the exchange node, the trigger input of which is connected to the output of the second OR element, the second input of which is the triggered input of the operation unit, the outputs of the arithmetic logic and node of the exchange node are connected respectively the first and second inputs of the third element OR, the output

which is connected to the counting input of the command counter, the input of the address of the conditional transition of which is connected to the output of the arithmetic logic node state, the outputs of the capture and reception signals and the input of the enable signal of the exchange node, connection-. Here, respectively, with the capture signal input, the reception signal input and the output signal of the capture node of the connection node — the trunk, the capture request input, the response and request outputs, whose input and output occupancy are respectively the capture request input, the response and request outputs, the input and output an operation block, the mode switching block contains three AND elements and an OR element, output

which is the output of the block resolution, the inputs of the OR element are connected respectively to the outputs of the first and second elements AND, the first inputs of the first and third elements AND are connected to the block input, the first input of the second element AND is the block access input, the second inputs of the second and the third And elements are connected to the block request input, the second input of the first element And is the block enable input, the output of the third element And is the block request output,

2, System-pop. 1, differing from the fact that the exchange node contains a register, two transmit-receive elements, a switch, a micro-command register, a clock generator, an And element, and two switching elements, the first, second and third the information inputs of the switch are connected respectively to the first information outputs of the first and second elements of the reception and transmission and information output of the register; the first, second and third outputs of the switch are connected respectively to the first information inputs of the first and second elements transmit-receive information register inputs, the second information inputs and the output of the first transmission-reception element are respectively the second information inputs and output of the exchange node, the triggering input of the first transmission-reception element is connected to the enable output of the first element. that switching, the first and second in-

the formation inputs and outputs of which are, respectively, the second inputs and the output of the exchange node, the second information input and output of the first switching element are respectively the second input and output of the exchange node, the second output of the exchange node is connected to the first input of the element And, exit to

that is the output of the sig signal

The exchange node's cotton, the second information input and output of the second transmission-reception element are the first information input and output of the exchange node, the third information input and output of the second transmission-reception element are the address input and output of the exchange node triggering input

u (5

20 th 25 h 35 - 40

50

55 of the second transmission-reception element is connected to the permissive output of the second switching element, the first information input and output of which are, respectively, the first input and output of the exchange node output, the second information input and output of the second switching element are respectively the first input and output at. The exchange node, the first reception input of which is connected to the output of the exchange node reception signal, the first and second outputs of the micro-command decoder are connected to the peraoka and the second destroying inputs of the second switching element, the third output is connected to the first permitting input of the second switching element and the second input of the And element whose inverse input and the second enabling input of the second switching element are connected to the input of the exchange node capture enable signal, the fourth output of the micro-instruction decoder is connected to tert he is allowed to input of the second switching element, fifth and sixth outputs coupled Correspondingly, venno permissive regist- inputs. Pa and switches whose sync inputs are connected respectively to the first and second outputs of the sync pulse generator, the third and fourth outputs of which are connected to the sync microinstructor sync input and the microinstruction register write enable input, the fifth output is the output of the exchange node execution signal that triggers its input to the start input of the sync pulse generator, the output of the micro-command register is connected to the information input of the micro-command decoder, the micro-register register input. Mand is the input of the exchange command microcommands.

3, System n (j p, 1, tl and h and y so that the trunk connection node contains AND elements, a trigger and two switching elements, the output of the first of which is the output of the node request, output the second switching element is the node occupancy output; the information inputs of the first and second switching elements are connected to the output of the power source S; the enable input of the first switching element; the first inputs of the first

and the second element And the inverse input of the third element H are connected to the input signal of the node capture, the second input of the second element AND and the direct input of the third element AND are connected to the input of the node capture request, the output third-q of the AND element is the output of the node response, the output of the first element AND is the output of the node capture enable signal, the second input of the first

element And and permit the input of the second switching element connected to a single trigger output, the zero input of which is the input signal of the node, and a single input connected to the output of the fourth And element, direct and inverse in. and entry node entry.

P

J "

From 7 from 8

Cpue.f

eleven

2.

20

From 21

57

. , t-operation code From 15 K1ch Sun - 8 to 1 states

KP-sources and reception- .WKU tsn (

W-5 3GnuCbSSS

2S

12

K19 OTIS 0721 O15 Kitf

CucTfHQ microinstructions

gjus.S

(Nachapo)

Signal request

a-i) - .processor

(Start

Yes

Bbiaava Signal J4I Permissions

(i-lf-M Pro 14

a- D-Mi /

I processor

one

Reading 1L ((i-r) -ta processes of resolving. Ooo-IpafanJKU fi-tl-i3. Vaemu memos 1 # L () - th Wffugm

Fi.9

Editor L, Pchelinska

. Compiler And, Chistoborods Tehred O. Gortvpy Proofreader A. Obruchar

Order FOR 90/44 Circulation 671 Subscription

VBIIPI USSR State Committee

for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab, 4/5

Production and printing company, Uzhgorod, st. Project, 4

OfpafomKu 8 (i-tf) -oM lrsey ore i-u parts aa osh

nepeSava resulgiato i-uasti, Biitfi hpoi4eceop applications

Fig. / O