SU1238197A1

SU1238197A1 - Частотно-фазовый детектор

Info

Publication number: SU1238197A1
Application number: SU843752383A
Authority: SU
Inventors: Андрей Эвальдович Правдолюбов
Original assignee: Предприятие П/Я В-8828
Priority date: 1984-06-13
Filing date: 1984-06-13
Publication date: 1986-06-15

Abstract

Изобретение относитс к технике св зи и может быть использовано в системах фазовой автоматической подстройки частоты (АПЧ) тракта формировани опорного когерентного сигнала демодул тора однократной фазовой телеграфии . Цель изобретени - повышение точности при работе с сигналами однократной фазовой телеграфии, достигаетс путем устранени ошибок, возникающих в известных устройствах при изменении фазы скачком на 180. Устройство содержит инвертор 4,В - триггеры 6, 7 и 8, элементы ИЛИ 9, И-НЕ 10, источники 11 и 12 тока, интегратор 13. Дл достижени поставленной цели в него введены двусторонние ограничители 1 и 2, триггер Шмит- та 3, RS -триггер 5. Устройство обеспечивает достоверность приема информации , снижение требований к диапазону перестройки управл емого гетеродина , а также снижение себестоимости и уменьшение трудоемкости технологических операций настройки системы фазой АПЧ. 2 ил. Q СО BiiixoS GO ОО

Description

112381

Изобретение относитс к.технике в зи и может быть использовано в истемах фазовой автоподстройки часоты (ФАПЧ) тракта формировани опорого когерентного сигнала демодул - ,.. ора однократной фазовой телеграфии.

Цель изобретени - повышение точости при работе с сигналами однократой фазовой телеграфии за счет устраени ошибок, возникающих в извест- j0 ых устройствах, при изменении фазы качком на 180 .

На фиг. 1 показана функдионгшьна хейа устройства; на фиг. 2 - временные диаграммы.tS

Детектор содержит первый и второй двусторонние, огр аничители 1 и 2, триггер 3 Имитта, инвертор 4,RS -триггер 5, первый, второй и третий D - триггеры 6-8, элемент ИЛИ 9, элемент - И-НЕ 10, первый и второй источники 11 и 12 тока, интегратор 13,

Входы первого и второго двусторонних амплитудных ограничителей и 2 вл ютс входами устройстЕ1а. Выход 25 первого ограничител 1 соединен с входом триггера 3, а выход второго ограничител 2 соединен непосредственно и через инвертор 4 с -входом и S -входом соответственно Р, 5 -триг- -.jp гера 5. Выход триггера Шмитта 3 и пр мой и инверсный выходы R э -триггера 5 соединены соответственно с С-вьгходами первого, второго и третьего D -триггеров 6, 7 и 8, D -входы которых объединены и подключены к источнику логической единицы. Выходы второго и третьего D -триггеров 7 и 8 подключены к входам элемента ИЛИ 9. Выход первого Б -триггера 6 соединен с первым входом элемента И-НЕ 10 и управл ющим входом источника 11 о Выход элемента ИЛИ 9 соединен с управл ющим входом источника 12 и вторым входом элемента И-НЕ 10, выход которого подключен к R-входам D-триггеров 6, 7 и 8. Выходы источников 11 и 12 соединены с входом интегратора 13, выход которого вл етс выходом устройства.

Устройство работает следующим об- разом.

На первый и второй входы устройства поступают два сигнала произвольной формы, причем частота сигнала, поступающего на первый вход, должна быть в два раза больше частоты сигнала , поступающего на второй вход (фиг. 2a,S). Амплитуды сигналов долж97 .1

ны быть не меньше порогов срабатыва- ВИЯ триггера Шмитта 3 и примененных в устройстве цифровых узлов. Ампли-- тудные ограничители 1 и 2 превращают пост у пившие сигналы в последовательность трапеце:ндальных импульсов (фиг. 26,г). Триггер Шмитта 3 из ограниченного по амплитуде сигнала,пос тупшощего с выхода ограничител 1, формирует последовательность пр моугольных импульсов с крутыми положительными и отрицательными фронтами (фиг. 2д), что необходимо дл надежного срабатывани В -триггера 6. RS-триггер 5 вместе с инвертором 4 представл ет собой формирователь пр моух ольньп-: импульсов с двум про- тизофазньми (пр мым и инверсным) выходами , при этом сформированные импульсные последовательности имеют крутые положительные и отрицательные С5)ронты и не имеют временного сдвига относительно друг друга (фиг. 2е,ж), который: неизбежно возникает в логических инверторах за счет задержки . распространени при изменении входного уровн логического нул на уровень логической единицы или наоборот

D-триггеры 6, 7 и 8 формируют на выходах уровень логической единиць в момент поступлени положительного фронта на их С -входы (фиг, 2чс, 5,4). Ввиду того, что на с -входы D -триггеров 7 и 8 поступают две противофазные импульсные последовательности а вь/жоды 1)-триггеров 7 и 8 объедине- в:ы с помощью логического элемента V LiTH 9,, на выходе логического элемент 1 1ЛИ 9 формируетс уровень логической единицы как в момент поступле- НИИ положительного фронта., так и в момент поступлени отрицательного фронта последовательности :импульсов (фи1 2к), сформированных из сигнала , поступающего на второй вход уст1:1ойства5 а.мплитудным ограничителем 2. Это обуславливает необходимость подачи на первый вход устройства сигнала с частотой, в два раза большей частоты сигнала на втором входе,

Если импульсна последовательност на с -сходе D- -триггера 6 :имеет частоту ровно в два раза выше, чем импульсна последовательность на выход амплитудного ограничител 2, и отстает от нее по фазе, то на выходах р-трпггеров 7 и В поочередно формируютс импульсы, длительность KOTopiiix

3123

пропорциональна разности (сдвигу) фаз сравниваемых импульсных последовательностей; эти импульсы объедин ютс логическим элементом ИЛИ, с выхода которого они поступают на управл ющий вход источника 12 и на второй вход логического элемента И-НЕ 10, с помощью которого 1 -триггеры 6, 7 и 8 перевод тс в состо ние логического нул в момент поступлени положитель-JQ кого фронта на с-вход D-триггера 6 (фиг. 2 л,п), при этом на выходе D - . триггера 6 формируютс короткие импульсы (фиг. 2м), длительность которых определ етс задержкой распрост- ,, ранени перехода логическа единица логический нуль в цифровых элементах и, как правило, пренебрежимо мала по сравнению с длительностью импульсов , формируемых на выходе логичес- . кого элемента ИЛИ 9, которые несут информацию о сдвиге фаз.

Если импульсна последовательность на С-входе D -триггера 6 имеет частоту ровно в два раза выше, чем им- ,5 ггульсна последовательность на выходе амплитудного ограничител 2,и опережает ее по фазе, то импульсы, длитель- ность Которых пропорциональна разности фаз, по вл ютс только на выходе 1)- триггера 6 и поступают на управл ющий вход источника тока 11 и первый вход логического элемента И-НЕ 10, с помощью которого D -триггеры 6, 7 и 8 перевод ст в состо ние логического нул в момент поступлени поло штель- ных фронтов или на с-вход Р-триггера 7, или на с-вход Г -триггера 8, причем на выходах этих триггеров (и соответственно на выходе логического элемента ИЛИ 9) формируютс последо- вательности коротких импульсов, длительность которых определ етс задержкой распространени логического перехода (фиг. 2з,м,к - в конце диаграммы ).. «

Если импульсна последовательность на С-входе D -триггера 6 имеет частоту , превьшающую частоту импульсной последовательности на выходе амплитудного ограничител 2 более чем в 50 два раза, то импульсы, несущие информацию о мгновенном сдвиге фаз, по вл ютс только на выходах D -триггеров 7 и 8 (и соответственно на выходе логического элемента ИЛИ 9). 55 Если импульсна последовательность на с-входе D -триггера 6 имеет частоту , превьппающую частоту импульсной

,30

JQ ,,

,5

0 5

0

197. 4

последовательности на выходе амплитудного ограничител 2 менее чем в два раза, то импульсы, несущие информацию о мгновенном сдвиге фаз,, по вл ютс только на выходе D -триггера 6, а на выходе логического элемента ИЛИ 9 формируютс короткие импульсы логического перехода.

Ввиду того, что на выходах RS-триггера 5 формируютс две противофазные импульсные последовательности по- ограниченному по амплитуде сигна- лу, поступающему с выхода амплитудного ограничител 2, и 3) -триггеры 7 и 8 срабатывают как по положительному , так и по отрицательному фронту ограниченного по амплитуде сигнала (поочередно), устройство нечувствительно к скачкам фазы сигнала на втором входе, кратньм ±180°, т.е. сигнал на втором входе может быть фазоманипулированным. Введение в схему устройства двух D -триггеров 7 и 8, один из которых срабатывает по положительному , а другой - по отрицательному фронту сигнала, поступающему на второй вход устройства, позвол ет сн ть фазовую манипул цию с этого сигнала (фиг. 2).

Применение предлагаемого частотно- фазового детектора в системе фазовой АПЧ тракта формировани опорного когерентного сигнала демодул тора однократной фазовой телеграфии в сравнении с известным позвол ет при сохранении неизменной полосы захвата системы фазовой АПЧ уменьшить щумовую полосу пропускани системы ФАПЧ и тем самым повысить достоверность приема информации (поскольку величина полосы захвата системы ФАПЧ становитс равной диапазону перестройки частоты сигнала управл емого гетеродина ) . При этом снижаютс требовани к- диапазону перестройки управл емого гетероди на, снижаетс его себестоимость и уменьшаетс трудоемкость технологических операций настройки системы фазовой АПЧ.

Claims

Формула изобретени

Частотно-фазовый детектор, содержащий интегратор, выход которого вл етс выходом устройства, а вход соединен с выходами первого и второго источников тока, первый, второй и третий D-триггеры и логический элемент И-НЕ, первый вход которого сое-

динен с выходом первого D-триггера, а выход - с -входами первого и второго D-триггеров, D -входы которых подключены к источнику логической единицы , отличающийс тем, что, с целью повьшени точности при работе с сигналами однократной фазовой телеграфии, в него введены пер- вьй и второй двусторонние амплитудные ограничители, входы которых вл ютс входами устройст ва, триггер Шмитта, включенный между выходом первого дву- сторннего амплитудного ограничител и С -входом первого 1 -триггера, RS-триггер, R -9Хбд которого непосредственно , а S-вход через инвертор

° ДА/ АААА/WVA/WW

S П П П П П-П П П А А Л А П Л А П Г г Г Г- Г Г П Г 3 П П П П П Д П П П П П П П П П П

X

П ГП П

соединены с выходом второго двустороннего амплитудного ограничител , а пр мой и инверсный выходы соединены

соответственно с с-входами второго и третьего 75-триггеров, выхода которых подключены к входам логического элемента ИЛИ, выход последнего соединен с управл ющим входом второго источника тока и вторым входом логического элемента И-НЕ, причем выход первого D Триггера соединен с управл ющим входом первого источника тока, а С-вход и R-вход третьего D-тригге-

ра - соответственно с источником логической единицы и выходом логического элемента И-НЕ.

m д гпczL-Ji:Li:n jzi.

ILJL

Л

u

CL

u JLJL JLJl JLjQ JlIlJIia JZKIl

ILJI

Л.

л TiT T r-TZTiyi:yi:y:

ГГ

J™.

зс:;

f А А... А а.. А . 1 J А Д П

(риг. 2

Редактор Л. Повхан

Составитель А, Смирнов

Техред М.Ходанич Корректор , Колб

Заказ 3302/56 Тираж 816Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб.,д. Л/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4