SU1182687A1

SU1182687A1 - Converter of voltage to gray-coded number

Info

Publication number: SU1182687A1
Application number: SU843731862A
Authority: SU
Inventors: Евгений Александрович Коломбет; Борис Константинович Федоров
Original assignee: Предприятие П/Я Г-4149
Priority date: 1984-04-20
Filing date: 1984-04-20
Publication date: 1985-09-30

Abstract

ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЯ В КОД ГРЕЯ, содержащий последовательно соединенные каскады преобразовани , каждый из которых вьтолнен на усилителе, выход которого соединен с первым выводом первого резистора, второй вывод которого через второй резистор соединен с входной шиной, а через третий резистор - с шиной нулевого потенциала, первый вывод четвертого резистора соединен с шиной опорного напр жени , п тый резистор , первый транзистор, о т л и ч а ю- щийс тем, что, с целью повышени точности преобразовани , в него введен Т-триггер, а в каждый из каскадов преобразовани введены генератор тока, компаратор напр жени , конденсатор , накопительный регистр, восемь транзисторов, при этом эмиттеры первого , второго и третьего транзисторов объединены и через генератор тока соединены с шиной питани положительной пол рности, коллектор первого транзистора соединен с шиной нулевого потенциала, коллектор второго транзистора соединен с эмиттерами четвертого и п того транзисторов, коллектор третьего транзистора соединен с эмиттерами шестого и седьмого транзисторов, база третьего транзистора соединена с шиной порогового напр жени , база четвертого транзистора через п тый резистор соединена с первым входом компаратора напр жени и вл етс входом каскада, база п того транзистора объединена с базой седьмого транзистора и соединена с вторым выводом первого резистора, коллектор четвертого транзистора объединен с коллекторами шестого и восьмого транзисторов и соединен с. базами восьмого и дев того транзисторов , эмиттеры которых объединены и соединены с шиной питани отрицательной пол рности, коллектор п того @ транзистора объединен с коллекторасл ми седьмого и дев того транзисторов и соединен с входом усилител и первой обкладкой конденсатора, втора обкладка которого соединена с шиной нулевого потенциала, база шестого транзистора соединена с вторьм выводом четвертого резистора, второй сх вход компаратора напр жени соединеу to с шиной порогового напр жени , а выО ) ход - с базой второго транзистора и 00 соответствующим информационным вхо дом накопительного регистра, выход которого соединен с соответствующим информационным входом накопительного регистра последующего каскада, а вход синхронизации объединен с входами синхронизации накопительных регистров всех каскадов, входом Т-триггера и соединен с шиной тактовой частоты, пр мой выход Т-триггера соединен с базами первых транзисторов нечетных каскадов, а инверсный выход - с базами первьгх транзисторов . четных каскадов.A VOLTAGE CONVERTER TO A GREY CODE containing serially connected conversion stages, each of which is connected to an amplifier, the output of which is connected to the first output of the first resistor, the second output of which is connected to the input bus through the second resistor, and the first through a third resistor the output of the fourth resistor is connected to the reference voltage bus, the fifth resistor, the first transistor, which is the fact that, in order to increase the conversion accuracy, a T-flip-flop is inserted into it, Each of the conversion stages includes a current generator, a voltage comparator, a capacitor, a cumulative register, eight transistors, the emitters of the first, second and third transistors are combined and connected to the positive polarity power line through the current generator, the collector of the first transistor is connected to the zero potential bus , the collector of the second transistor is connected to the emitters of the fourth and fifth transistors, the collector of the third transistor is connected to the emitters of the sixth and seventh transistors, base t The other transistor is connected to the threshold voltage bus, the base of the fourth transistor is connected via the fifth resistor to the first input of the voltage comparator and is the cascade input, the base of the fifth transistor is connected to the base of the seventh transistor and connected to the second output of the first resistor, the collector of the fourth transistor is connected with the collectors of the sixth and eighth transistors and connected to. The bases of the eighth and ninth transistors, the emitters of which are combined and connected to the negative power bus, the collector of the fifth @ transistor is combined with the collectors of the seventh and ninth transistors and connected to the input of the amplifier and the first capacitor plate, the second plate of which is connected to the zero bus potential, the base of the sixth transistor is connected to the second output of the fourth resistor, the second cx input of the voltage comparator connects to the bus of the threshold voltage, and the output from the base of the second transis ora and 00 with the corresponding information input of the cumulative register, the output of which is connected to the corresponding information input of the cumulative register of the subsequent cascade, and the synchronization input is combined with the synchronization inputs of the cumulative registers of all cascades, the T-flip-flop input and connected to the clock frequency bus; The trigger is connected to the bases of the first transistors of the odd stages, and the inverse output is connected to the bases of the first transistors. even cascades.

Description

1 1 Изобретение относитс к вычислительной технике и может быть исполь зовано при создании систем сбора и обработки информации. Цель изобретени повышение точности преобразовани . На фиг. 1 приведена схема предлагаемого преобразовател (показаны первые три разр да);на фиг. 2 - амплитудна характериЬтика каскада. Преобразователь содержит каскады .преобразовани , каждый из которых включает усилитель 1, резисторы 2-4, транзисторы 5-13, генератор,14 тока, конденсатор 15, резистор 16, компара тор 17 напр жени ,резистор 18, накопительный регистр 19, Т-триггер 20 Преобразователь напр жени в код Гре содержит последовательно соединенные каскады преобразовани , каждый из которых включает усилитель 1, выход.которого подключен к последова тельно соединенным резисторам 2 и 3, резистор 4, включенный между резисто рами 2 и 3 и шиной нулевого потенциа ла, дев ть транзисторов 5-13,- причем объединенные эмиттеры транзисторов 5-7 через генератор 14 тока подключе ны к шине положительного питани . Коллектор транзистора 5 соединен, с. объединенными эмиттерами транзисторов 8 и 9, коллектор транзистора 6 соединен с объединенными эмиттерами транзисторов 10 и 11, коллектор тран зистора 7 подсоединен к шине нулевого потенциала, коллекторы транзисторов 8 и 10 соединены с коллектором транзистора 12 и объединенными базами транзисторов 12 и 13, коллекторы транзисторов 9 и 11 соединены с коллектором транзистора 13, с входом усилител 1 и с первой обкладкой кон денсатора 15, втора обкладка конден сатора 15 заземлена. Эмиттеры транзисторов 12 и 13 подключены к ;иине отрицательного питани , база транзис тора 6 подключена к гаине порогового напр жени , база транзистора 8 через резистор-16 подключена к неинвертирующему входу компаратора 17 напр же ни и резистору 3. Неинвертирующий вход компаратора 17 напр жени первого каскада подключен к входной шине преобразовател , база транзистора 10 через резистор 18 подключена к шине опорного напр жени , базы транзисторов 9 и 11 подключены между ре. нсторами 2 и 3; к шине опорного 872 напр жени подключен инвертирующий вход компаратора 17 напр жени , выход которого соединен с базой транзистора 5 и с информационным входом накопительного регистра 19, номер которого соответствует номеру каскада преобразовани . Информационные входы накопительного регистра 19 с меньшими номерами соединены с соответствующими выходами накопительного регистра- 19 предьщущего каскада преобразовани . Вход синхронизации накопительного регистра подключен к шине тактовой частоты преобразовател , выход усишител 1 каждого каскада преобразовани соединен с инвертирующим входом компаратора 17 напр жени последующего каскада преобразовани . Шина тактовой частоты подключена к входу Т-триггера 20, пр мой выход которого соединен с базой транзистора 7 каждого каскада преобразовани с нечетным номером, а инверсный выход Т-триггера 20 соединен с базой транзистора 7 каждого каскада преобразовани с четным номером . Преобразователь работает следующим образом. Т-триггер 20 управл ет работой каскадов такимобразом, что каждый из каскадов поочередно работает то в режиме выборки, то в режиме хранени , передава обрабатываемое напр жение с каскада на каскад и формиру код Гре на выходах накопительных регистров. При этом частота дискретизации определ етс циклом работы каскада - выборка за врем t. и хранение в течение времени t,, равного времени выборки t напр жени следующим каскадом, т.е . ff,. Таким образом, через период 2t на вход преобразовател можно подавать новое значение входного напр жени . Следовательно , за. счет того, что преобразователь одновременно различными каскадами обрабатывает несколько значений входного напр жени , его частота дискретизации повьпиаетс в N/2 раз по сравнению с преобразователем, все каскады которого работают только в активном режиме. При подаче с Т-триг-, гера 20 на базу транзистора 7 напр женил логическа 1, транзисто-р 7 оказываетс закрытым и ток, выраба;гыраемый генератором 14 тока, проте-кает через транзисторы каскада, наход щегос при этом в режиме выборки При подаче нз базу транзистора 7 нап р жени логический О транзистор 7 оказываетс открытым, а каскад - в . режиме хранени . При работе в режиме выборки измер емо отрицательное напр жение с по мощью компаратора 17 напр жени срав ниваетс с опорным напр жением. В за висимости от результата сравнени на выходе компаратора 17 напр жени вырабатываетс напр жение большее или меньшее порогового и ток от генератора 14 тока протекает через транзистор 5 или транзистор 6. Если ток протекает через транзистор 5, то транзисторы 8,9, 12, 13, усилитель 1 и резисторы 2, 4, 16 образуют усилитель ный каскад с козффициентом передачи, определ емым отношением номиналов резисторов 2 и 4. Резистор 16 необходим дл компенсации падени напр жени за счет протекани тока базы транзистора 9.через резисторы 2 и 4. Задава сопротивлени резисторов 2 и 4 равными, получаем V 2Vgj( , где Вых выходное напр жение усилител 1 Vg - входное напр жение каскада. Если протекает ток через транзистор 6, то транзисторы 10 - 13 усилитель 1 и резисторы передачи 2, 3, 4, 18 образуют усилительньй каскад с коэффициентйм передачи, определ емым резисторами 2 и 3, при этом каскад обеспечивает смещение выходного напр жени пропорционально V.J . Резистор 18 необходим дл компенсации падени напр жени за счет протекани тока базы транзистора 11 через резисторы 2, 3, 4. Задава сопротивление резистора 3 равным половине сопротивлени резистора 2, получаем Vx 2(2U,n VB,) Таким образом,, суммарна амплитудна характеристика каскада имеет вид, приведенный на фиг. 2, где точка излома формируетс при срабатывании компаратора 17 напр жени . Линейность характеристик обеспечиваетс глубокой отрицательной обратной св зью, охватывающей усилительньш каскад в целом. Выполнение функций устройства выборки и хранени каждьм каскадом обеспечиваетс с помощью конденсатора 15. При протекании тока в режиме выборки через коллектор транзистора 13 конденсатор 1 зар жаетс до некоторого напр жени , однозначно св занного с выходным напр жением усилител 1. В режиме хранени ток через транзистор 13 не протекает, на конденсаторе 15сохран етс зар д и, следовательно, выходное напр жение усилител 1 не мен етс . Точность работы преобразовател определ етс напр жением смещени ну А Псмусилительных каскадов. значение этого напр жени смещени 3 мВ, т.е. более, чем на пор док меньшаетс погрешность передаточной арактеристики и при напр жении полной шкалы 10 В разр дность преобразовател равна 11 бит (при допустимой огрешности + 0,5-ед.младшего разр а ) .1 1 The invention relates to computing and can be used to create systems for collecting and processing information. The purpose of the invention is improving the accuracy of the conversion. FIG. 1 is a diagram of the proposed converter (the first three bits are shown); FIG. 2 - amplitude characteristics of the cascade. The converter contains conversion stages, each of which includes amplifier 1, resistors 2-4, transistors 5-13, generator, 14 currents, capacitor 15, resistor 16, voltage comparator 17, resistor 18, cumulative register 19, T-flip-flop 20 The voltage converter in the Gre code contains serially connected conversion stages, each of which includes an amplifier 1, the output of which is connected to series-connected resistors 2 and 3, a resistor 4 connected between resistors 2 and 3 and a zero potential bus, nine be transistor 5-13, - wherein the combined emitters of transistors 5-7 through a current generator 14 subkey us to the positive power bus. The collector of the transistor 5 is connected, p. the combined emitters of transistors 8 and 9, the collector of transistor 6 is connected to the combined emitters of transistors 10 and 11, the collector of transistor 7 is connected to the zero potential bus, the collectors of transistors 8 and 10 are connected to the collector of transistor 12 and the combined bases of transistors 12 and 13, collectors of transistors 9 and 11 are connected to the collector of the transistor 13, to the input of the amplifier 1 and to the first plate of the capacitor 15, the second plate of the capacitor 15 is grounded. The emitters of transistors 12 and 13 are connected to the negative power supply, the base of the transistor 6 is connected to the threshold voltage threshold, the base of the transistor 8 is connected via a resistor-16 to the non-inverting input of the comparator 17 and the resistor 3. The non-inverting input of the comparator 17 is voltage of the first the cascade is connected to the input bus of the converter, the base of the transistor 10 is connected via a resistor 18 to the reference voltage bus, the bases of transistors 9 and 11 are connected between d. nstory 2 and 3; An inverting input of a voltage comparator 17 is connected to the bus of the reference 872, the output of which is connected to the base of the transistor 5 and to the information input of the storage register 19, the number of which corresponds to the number of the conversion cascade. The information inputs of the cumulative register 19 with lower numbers are connected to the corresponding outputs of the cumulative register 19 of the previous conversion cascade. The synchronization input of the storage register is connected to the converter clock frequency bus, the output of the amplifier 1 of each conversion stage is connected to the inverting input of the voltage comparator 17 of the subsequent conversion stage. The clock bus is connected to the input of the T-flip-flop 20, the direct output of which is connected to the base of the transistor 7 of each conversion stage with an odd number, and the inverse output of the T-flip-flop 20 is connected to the base of the transistor 7 of each conversion stage with an even number. The Converter operates as follows. The T-flip-flop 20 controls the operation of the cascades in such a way that each of the cascades alternately operates in sampling mode, then in storage mode, transferring the processed voltage from cascade to cascade and generating the Gre code at the outputs of accumulative registers. In this case, the sampling frequency is determined by the cascade's cycle of operation — sampling over time t. and storage for a time t ,, equal to the sampling time t of the voltage of the next cascade, i.e. ff ,. Thus, after a period of 2t, a new value of the input voltage can be fed to the input of the converter. Therefore, for. Due to the fact that the converter simultaneously processes several values of the input voltage at different stages, its sampling rate is N / 2 times as compared to the converter, all the stages of which operate only in the active mode. When applied from the T-flip, the Gera 20 to the base of the transistor 7, the voltage of logic 1, transistor-p 7 is closed and the current is cut out; generated by the current generator 14, flows through the transistors of the cascade, which is in the sampling mode. feeding the base of the transistor 7 to the voltage of the logical 0 transistor 7 is open, and the cascade c. storage mode. When operating in the sampling mode, the measured negative voltage with the help of a voltage comparator 17 is compared with the reference voltage. Depending on the result of the comparison, the output of the voltage comparator 17 produces a voltage greater or less than the threshold voltage and the current from the current generator 14 flows through the transistor 5 or transistor 6. If the current flows through the transistor 5, then the transistors 8,9, 12, 13, amplifier 1 and resistors 2, 4, 16 form an amplifier cascade with a transmission coefficient determined by the ratio of the values of resistors 2 and 4. Resistor 16 is necessary to compensate for the voltage drop due to the flow of the base current of the transistor 9. through resistors 2 and 4. Setting the resistance and resistors 2 and 4 are equal, we get V 2Vgj (where Output is output voltage of amplifier 1 Vg is the input voltage of the cascade. If current flows through transistor 6, then transistors 10–13 amplifier 1 and transfer resistors 2, 3, 4, 18 form an amplifier stage with a transfer ratio determined by resistors 2 and 3, while the stage provides an output voltage offset in proportion to VJ. Resistor 18 is necessary to compensate for the voltage drop due to the flow of base current of transistor 11 through resistors 2, 3, 4. resistor 3 equal to n Lovina resistance of the resistor 2, Vx obtain 2 (2U, n VB,) Thus ,, The total amplitude characteristic of the cascade has the form shown in FIG. 2, where the break point is formed when the voltage comparator 17 is triggered. The linearity of the characteristics is provided by deep negative feedback covering the amplifying stage as a whole. Each cascade functions as a sampling and storage device using a capacitor 15. When current flows in sampling mode through the collector of transistor 13, capacitor 1 is charged to a certain voltage uniquely associated with the output voltage of amplifier 1. In storage mode, the current through transistor 13 does not flow, the charge on the capacitor 15 is conserved and, therefore, the output voltage of amplifier 1 does not change. The accuracy of the converter operation is determined by the offset voltage A of Amplifier cascades. the value of this bias voltage is 3 mV, i.e. more than an order of magnitude, the error in the transfer characteristic is smaller and, with a full scale voltage of 10 V, the resolution of the converter is 11 bits (with a tolerable error of + 0.5 to a. min. bit).

Claims

VOLTAGE TRANSFORMER

In GRAY CODE, which contains series-connected conversion cascades, each of which is performed on an amplifier, the output of which is connected to the first output of the first resistor, the second output of which is connected through the second resistor to the input bus, and through the third resistor to the zero potential bus, the first terminal of the fourth a resistor connected to the reference voltage bus, a fifth resistor, a first transistor, characterized in that, in order to increase the conversion accuracy, a T-trigger is inserted into it, and introduced into each of the conversion stages A current generator, a voltage comparator, a capacitor, a storage register, eight transistors, the emitters of the first, second and third transistors are combined and connected through the current generator to a positive polarity power bus, the collector of the first transistor is connected to the zero potential bus, the collector of the second transistor is connected to emitters of the fourth and fifth transistors, the collector of the third transistor is connected to the emitters of the sixth and seventh transistors, the base of the third transistor is connected to the threshold bus voltage, the base of the fourth transistor through the fifth resistor is connected to the first input of the comparator and the voltage is input stage, the fifth transistor base is combined with the base of the seventh transistor and connected to the second terminal of the first resistor, the collector of the fourth transistor is integrated with the collectors of the sixth and eighth transistors is connected to. the bases of the eighth and ninth transistors, the emitters of which are combined and connected to the negative polarity power bus, the collector of the fifth transistor is combined with the collectors of the seventh and ninth transistors and connected to the input of the amplifier and the first capacitor plate, the second plate of which is connected to the zero potential bus, the base of the sixth transistor is connected with the second output of the fourth resistor, the second input of the voltage comparator is connected to the threshold voltage bus, and the output is connected to the base of the second transistor and corresponds the information input of the accumulation register, the output of which is connected to the corresponding information input of the accumulation register of the subsequent stage, and the synchronization input is combined with the synchronization inputs of the accumulative registers of all stages, the input of the T-trigger and connected to the clock bus, the direct output of the T-trigger is connected to the bases the first transistors of odd stages, and the inverse output with the bases of the first transistors. even cascades.

SU, ... 1182687