SU1181152A1

SU1181152A1 - Delta-decoder

Info

Publication number: SU1181152A1
Application number: SU833627741A
Authority: SU
Inventors: Глеб Николаевич Котович; Юрий Борисович Яненко
Original assignee: Рижский Ордена Трудового Красного Знамени Политехнический Институт
Priority date: 1983-07-22
Filing date: 1983-07-22
Publication date: 1985-09-23

Abstract

ДЕЛЬТА-ДЕКОДЕР, содержащий регистр сдвига, информационньА вход которого вл етс входом устройства, а тактовый вход подключен к шине тактировани , преобразователь двоичных комбинаций в многоуровневый сигнал и соединенные последовательно интегратор и фильтр нижних частот, выход которого подключен к выходу .дельта-декодера, отличающийс тем, что, с целью повьшени ;достоверности преобразовани , преобразователь двоичных комбинаций в многоуровневый сигнал вьтолнен I из h элементов И, h элементов ИЛИ, регистров сдвига, п /2 инверторов , (п-2) калибраторов амплитуд и сумматора, выход которого соединен с входом интегратора, пр мые и инверсные выходы регистра сдвига подключены к входам соответствующих элементов И преобразовател двоичных комбинаций в многоуровневый сигнал, выходы элементов И соединены с информационными входами соответствующих регистров сдвига, тактовые входы которых объединены и подключены к шине тактировани , выходы разр дов каждого регистра сдвига подключены к входам соответствующего элемента ИЛИ, выход первого эле (О мента ИЛИ соединен с первым входом сумматора, выходы элементов ИЛИ с второго по (п/2)-й через соответствующие калибраторы амплитуд подклюg чены к соответствующим входам сум:матора , выходы элементов ИЛИ с (n+D-ro по (п-1)-й через соединенные последовательно соответствующие инверторы и калибраторы амплитуд подключены к соответствующим входам сумматора, выход h-го элемента ИЛИ через h/2-й инвертор подключен к соответствующему входу сумматора.A DELTA-DECODER, containing a shift register, whose information input is a device input, and a clock input connected to a clock bus, a binary combination converter into a multi-level signal and an integrator connected in series and a low-pass filter whose output is connected to the output of a delta decoder, different the fact that, in order to increase the reliability of the conversion, the converter of binary combinations into a multilevel signal is fulfilled I from h elements AND, h elements OR, shift registers, p / 2 inverters , (n-2) amplitude calibrators and adder, the output of which is connected to the integrator input, the forward and inverse outputs of the shift register are connected to the inputs of the corresponding elements AND the converter of binary combinations to a multilevel signal, the outputs of the And elements are connected to the information inputs of the corresponding shift registers, clock the inputs of which are combined and connected to the clocking bus, the outputs of the bits of each shift register are connected to the inputs of the corresponding OR element, the output of the first element (OR is connected to the input of the adder, the outputs of the OR elements from the second to (n / 2) -th through the appropriate amplitude calibrators are connected to the corresponding inputs of the sum: mator, the outputs of the elements OR from (n + D-ro to (n-1) -th through the connected successively the corresponding inverters and amplitude calibrators are connected to the corresponding inputs of the adder, the output of the h-th element OR via h / 2-nd inverter is connected to the corresponding input of the adder.

Description

I Изобретение относитс к автомат ке и вычислительной технике и може быть использовано при создании лин св зи с дельта-модул цией. Цель изобретени - повышение до товарности преобразовани , достигаемое путем более точной аппрокси ции декодированного сигнала к исходному. На фиг. 1 изображена структурнал схема дельта-декодера, на фиг. алгоритм его работы; на фиг. 3 временные диаграммы работы дельтадекодера . Устройство содержит регистр 1 сдвига, преобразователь 2 двоичных комбинаций в многоуровневый сигнал интегратор 3, фильтр 4 н -шних част шину 5 тактировани , а преобразователь 2 комбинаций в многоуровневый сигнал содержит И элементов И П регистров 7 сдвига, И элементов ИХШ 8, п/2 инверторов 9, (ц-2) калибраторов 10 амплитуд и суг-1матор 11, имеющий п входов, выход которо подключен к входу интегратора 3. На фиг. 1 изображена схема дл П б. Входы первого элемента И 6 динены с выходами четьфех первых разр дов регистра 1. Входы второго элемента И 6 соединены с пр мыми выходами третьего и четвертого и и версным выходом второго и п того разр дов регистра 1. Входы третье элемента И 6 соединены с пр мыми выходами второго, третьего и четвертого и инверсным выходом первог и п того разр дов регистра 1. Таким образом, первый элемент И 6 выдел ет пачку из четырех подр д идущих единиц, второй элемент И.6 - ко бинацию 0110 с пачкой из двух единиц , третий элемент И 6 - комбинацию 01110 с пачкой из трех единиц. Аналогично элементы И 6 четвертого по шестой выдел ют соответственно комбинации 1001, 10001 и 0000, т.е пачки из подр д иду1цих нулей. I Выходы всех элементов И 6 подклю чены к информационным входам соответствующих регистров 7 сдвига, тактовые входы которых объединены и подключены к шине 5 тактировани Выходы разр дов всех регистров 7 со динены с входами соответствующих элементов НШ1 8, выходы которых под ключены к входам сумматора 11. 522 Б основе работы дельта-декодера лежнт следующий метод цифровой обработки дельта-модулированного сигнала (фиг. 2). Если наклон od передаваемого сигнала равен величине то его аппроксимаци на приемном конце линии св зи может быть произведена двум положительными и одной отрицательной ступеньками & аппроксимации , когда напр жение на интеграторе возрастает на величину + S при интегрировании положительного импульса и падает на величину - 8 при интегрировании отрицательного. Аналогично формируютс и остальные наклоны: дл наклона ix, обработано (i+2) положительных и один отрицательный импульсы. Однако наклон йд формируетс и таким образом В. В -S -|-.-|-., т.е. необходимо проинтегрировать три положительных импульса с амплитудами , где Y - амплитуда исходного положительного импульса. Дл аппроксимации наклона У. ц нужно проинтегрировать пачку из четырех единиц с амплитудой и т.д. Дл формировани наклона необходимо пачку из i положительных импульсов амплитудой V удлинить на один период тактовой частоты , т.е. сделать ее длину равной ( положительных импульсов и затем откалибровать амплитуду импульсов в этой пачке по закону ll -Ov . Наклон другого знака формируетс аналогично: пачка из i отрицательных импульсов (амплитудой - V ) удлин етс до (i+l) и калибруетс по амплиту де ( iii).Y . 1+Т Дельта-декодер работает следующим образом. Информаци , поступающа на вход дельта-декодера с тактовой частотой (ci) в виде дельта-модулированного сигнала (S), записываетс в регистр 1 сдвига и последовательно продвигаетс по нему с помощью тактовых импульсов (В-Ж), При этом на входахI The invention relates to automation and computing, and can be used to create a link to delta modulation. The purpose of the invention is to increase the conversion to marketability, achieved by more accurately fitting the decoded signal to the original one. FIG. 1 shows a flowchart of a delta decoder; FIG. algorithm of its work; in fig. 3 timing charts deltadecoder. The device contains a shift register 1, a converter of 2 binary combinations into a multilevel signal, an integrator 3, a filter of 4 n -speed bus 5 clock, and a converter of 2 combinations into a multilevel signal contains And elements AND P of shift registers 7, And elements IHSH 8, n / 2 inverters 9, (c-2) calibrators of 10 amplitudes and sui-1mator 11, which has n inputs, the output of which is connected to the input of the integrator 3. In FIG. 1 shows a diagram for P b. The inputs of the first element And 6 are connected to outputs of the first bits of the register 1. The inputs of the second element And 6 are connected to the direct outputs of the third and fourth and the output of the second and fifth bits of the register 1. The inputs to the third element And 6 are connected to the direct the outputs of the second, third and fourth and inverse outputs of the first and fifth registers of the register 1. Thus, the first element And 6 selects a pack of four further units, the second element I.6 - a combination of 0110 with a pack of two units, the third element And 6 - a combination of 01110 with a pack of three units. Similarly, elements 4 and 6 of the fourth through sixth are respectively allocated combinations 1001, 10001, and 0000, i.e. packets of further zeroes. I The outputs of all elements And 6 are connected to the information inputs of the corresponding shift registers 7, the clock inputs of which are combined and connected to the clock 5 bus. The bit outputs of all registers 7 are connected to the inputs of the corresponding NSH1 elements 8, the outputs of which are connected to the inputs of the adder 11. Based on the operation of the delta decoder, the next method of digital processing of a delta-modulated signal (Fig. 2). If the slope od of the transmitted signal is equal to the value, then its approximation at the receiving end of the communication line can be made with two positive and one negative steps & approximations, when the voltage on the integrator increases by + S when integrating a positive impulse and drops by - 8 when integrating a negative impulse. Other slopes are similarly formed: for slope ix, (i + 2) positive and one negative impulses are processed. However, the slope of yd is formed and thus B. B-S - | -.- | -., I.e. It is necessary to integrate three positive impulses with amplitudes, where Y is the amplitude of the original positive impulse. In order to approximate the slope of the VC, it is necessary to integrate a pack of four units with amplitude, etc. To form a slope, it is necessary to extend a stack of i positive pulses with amplitude V by one clock period, i.e. make its length equal to (positive pulses and then calibrate the amplitude of the pulses in this bundle according to the law ll -Ov. The slope of the other sign is formed in the same way: the bundle of i negative pulses (amplitude - V) is extended to (i + l) and calibrated by amplitude (iii) .Y. 1 + T The delta decoder works as follows. The information received at the input of the delta decoder with a clock frequency (ci) in the form of a delta-modulated signal (S) is recorded in the shift register 1 and is sequentially moved along it using clock pulses (VF), at the same time entrances

3 I 3 I

элементов И 6 преобразовател 2 по вл ютс сигналы, соответствующие двоичным комбинаци м, указанньгм в вертикальных колонках (фиг. 3 в, л). Элементы И 6 выдел ют те из двоичных комбинаций, которые соответствуют соединени м их входов с выходами регистра 1. На фиг. 3 , л представлены эпюры выходных сигналов элементов И 6 с второго по п тый. Эти сигналы поступают на входы соответствующих регистров 7 сдвига преобразовател 2. В этих регистрах 7 и происходит удлинение той или иной двоичной комбинации на один тактовый период. Сигналы с вькодов регистров 7 сдвига объедин ютс на соответствующих элементах ИЛИ 8 (фиг. Зм-п). Сигналы с второго и третьего элементов ИЛИ 8 поступают на соответствующие калибраторы 10 амплитуд непосредственно , а с четвертого и п -. того - через инверторы 9, мен The elements of And 6 of the transducer 2 appear signals corresponding to binary combinations, indicated in vertical columns (Fig. 3c, l). Elements 6 and 6 separate those of the binary combinations that correspond to the connections of their inputs to the outputs of register 1. In FIG. 3, l are the diagrams of the output signals of the And 6 elements from the second to the fifth. These signals are fed to the inputs of the respective shift registers 7 of the converter 2. In these registers 7, one or another binary combination is lengthened by one clock period. The signals from the codes of the shift registers 7 are combined on the corresponding elements of OR 8 (Fig. 3 m-n). The signals from the second and third elements OR 8 arrive at the corresponding calibrators of 10 amplitudes directly, and from the fourth and n -. addition - through inverters 9, men

52. 4 .52. 4.

пол рность. После калибровки по амплитуде сигналы суммируютс на сумматоре 11, на выходе которого формируетс многоуровневый сигнал (фиг.Зр С интегратора 3 снимаетс аппроксимированный сигнал (фиг. 3с), более точно повтор ющий передаваемое сообщение, т.е. преобразование производитс с более высокой достоверностью .polarity After amplitude calibration, the signals are summed at adder 11, at the output of which a multi-level signal is formed (Fig. 3 C) An approximated signal is removed (Fig. 3c), which more accurately repeats the transmitted message, i.e. the conversion is performed with higher accuracy.

В примере (фиг. 1) пачки из четырех и более одинаковых элементов не калибруютс (выходы первого и шестого элементов ИЛИ 8 подключены к входам сумматора 11 без калибраторов 10), так как выигрыш по достоверности оказываетс меньше, чем дл двух и трехэлементных пачек. Однако при введении аналогичных элементов дл обработки четырех-, п ти- и более элементных пачек можно расшири динамический диапазон преобразуемых входных сигналов.In the example (Fig. 1), packs of four or more identical elements are not calibrated (the outputs of the first and sixth elements OR 8 are connected to the inputs of the adder 11 without calibrators 10), since the confidence gain is less than for two and three element packs. However, with the introduction of similar elements for processing four-, five-, and more elemental packs, the dynamic range of the converted input signals can be expanded.

Claims

A DELTA-DECODER containing a shift register, the information input of which is the input of the device, and the clock input is connected to the clock bus, a binary combination converter into a multi-level signal and an integrator and a low-pass filter connected in series, the output of which is connected to the output of the delta decoder, different from I mean that, in order to increase (the reliability of the conversion, the converter of binary combinations into a multi-level signal is made of n elements AND, h elements OR, η shift registers, n / 2 inverters, (n-2) amplitude calibrators and an adder, the output of which is connected to the integrator input, the direct and inverse outputs of the shift register are connected to the inputs of the corresponding elements AND of the binary combination converter into a multilevel signal, the outputs of the elements And are connected to the information inputs of the corresponding shift registers, the clock inputs of which are combined and connected to the bus clocking, the outputs of the bits of each shift register are connected to the inputs of the corresponding OR element, the output of the first OR element is connected to the first input of the sums ator, the outputs of the OR elements from the second to (n / 2) th through the corresponding amplitude calibrators are connected to the corresponding inputs of the adder, the outputs of the OR elements from the (n + 1) th to (i-1) th through the corresponding inverters connected in series and Amplitude calibrators are connected to the corresponding inputs of the adder, the output of the hth element OR through the h / 2nd inverter is connected to the corresponding input of the adder.

>