SU1166318A1 - Адаптивный корректор канала св зи - Google Patents

Abstract

1. АДАПТИВНЫЙ КОРРЕКТОР КАНАЛА СВЯЗИ, содержащий коммутатор и решающий блок, отличающий.с   тем, что, с целью повышени  точности коррекции, в него введены блок пам ти выборок, вход которого  вл етс  входом устройства, блок умножени , блок пам ти, сумматор, блок промеж точной пам ти, блок пам ти сумм и блок управлени , первый вход которого  вл етс  входом дл  подачи сигнала тактовой частоты, при этом выход блока , пам ти выборок через последовательно соединенные коммутатор, блок умножени , сумматор и блок пам ти сумм подключен к другому входу коммутатора , управл ющий вход которого соединен с первым выходом блока управлени , второй выход которого подключен к обг единенным вторым входам блока пам ти, выборок, блока пам ти сумм, блока пам ти и сумматора, выход которого подключен к первому входу блока промежуточной пам ти и входу решающего блока, выход которого подключен к другому входу блоха (Л управлени , третий выход которого подключен к второму входу блока промежуточной пам ти, выход которого  вл етс  выходом корректора, кроме того выход блока пам ти подключен к второму входу блока умножени . о о:) со 00

Description

2. Корректор по п.1, отличающийс  тем, что блок управлени  содержит последовательно соединенные генератор, вход которог  вл етс  первым входом блока управлени , первый счетчик адресов, второй счетчик адресов, первый коммутатор , блок пам ти номера цикла и элемент И, а также последовательно соединенные второй коммутатор, элемент пам ти, блок вычитани  и интегратор , выход которого подключен к объединенным первому входу второго (коммутатора и второму входу первого коммутатора, кроме того первый вы66318

ход второго счетчика адресов подключен к второму входу элемента И, третий вход которого соединен с вторым входом блока пам ти цикла и вторым выходом второго счетчика адресов, при этом объединенные входы блока вычитани  и второго коммутатора  вл ютс  вторым входом блока управлени5 первым выходом которого  вл етс  третий выход второго адресов , вторым выходом блока управлени   вл етс  выход первого счетчика адресов, а третьим выходом блока управлени  - выход элемента И.

1

Изобретение относитс  к области электросв зи и другим област м, св занным с передачей сигналов данных по каналам св зи, и предназначено дл  коррекции частотных характеристик каналов св зи.

Целью изобретени   вл етс  повышение точности коррекции частотных характеристик каналов св зи.

На фиг.1 приведена, структурна  электрическа  схема адаптивного корректора .канала св зи; на фиг.2 структурна  электрическа  схема блока управлени .

Адаптивный корректор канала св зи содержит блок 1 пам ти выборок,коммутатор 2, умножитель 3, блок 4 пам ти , сумматор 5, решающий блок 6, блок 7 пам ти сумм, блок 8 промежуточной пам ти и блок 9 управлени .

Блок 9 управлени  (фиг.2) содержи генератор 10, первый 11 и второй 12 счетчики адресов, первый коммутатор 13, блок 14 пам ти номера цикла, элемент И 15, второй коммутатор 16, интегратор 17, блок 18 вычитани  и элемент 19 пам ти.

Предлагаемое устройство  вл етс  неотъемлемой частью приемника устройства преобразовани  сигналов (УПС аппаратуры передачи данных, поскольку процесс адаптахщи предполагает наличие оценки точности коррекции в процессе передачи информации. Поэтому его реализаци  зависит от типа

принимаемого сигнала. Оно осуществл ет предварительную (грубую) коррекцию принимаемого сигнала. Точна  коррекци  при необходимости может осуществл тьс  точным адаптивным корректором , вход щим в состав приемника УПС.

Процесс работы (настройки) устройства во врем  между двум  соседними принимаемыми элементайи сигнала осуществл етс  в два этапа: первый этапанализ характеристик корректирующего четырехполюсника, второй этап - синтез характеристики четырехполюсника.

Сигнал с выхода канала св зи, преобразованный в АЦП, поступает на вход устройства и далее на блок 1 пам ти выборок, в который последовательно записываютс  двоичные кодовые числа, поступающие с выхода АЦП и соответствующие отсчетам принимаемых элементов сигнала. После записи в блок t кодового числа конкретной выборки с выхода АЦП управл ющий сигнал (поступающий с блока 9 управлени ) коьмутатора 2 коммутирует таким образом, что на вход умножител  3 поступает сигнал с выхода блока 1.

В блоке 4 пам ти, который может быть выполнен в виде посто нного запоминакщего устройства (ПЗУ), записываетс  рассчитанна  (предварительно) элементарна  импульсна  реакци  {h(t)J. По тактовому импульсу, поступающему на блок 4 от блока 9 управлени , на второй вход умножител  3 подаетс  кодовое число, соответствующее одному отсчету элементарной импульсной реакции, которое в блоке 3 перемножаетс  с двоичным кодовым числом, соответствующим выборке входного сигнала, записанной в блоке 1. Полученное произведение записываетс  в сумматор 5. В следующем такте работы блока 9 на вход умножител  3 от блока 4 поступает сигнал, соответствующий второму отсчету элементарной импульсной реакции, а от блока 1 сигнал, соответствующий следующей выборке. Полученное проиэведение с выхода умножител  3 поступает на сумматор 5, где алгебраически суммируетс  с результатом, записанным в сумматоре 5 в предьщущем такте работы блока 9. Этот процесс продолжаетс  до тех пор, пока в сзгмматоре 5 не будет записана сумма произведений всех отсчетов элементарной импульсной реакции на выборки входного сигнала, соответствующа  реализации выражени 

g(t)X S(t-n)h(n),

где {h:,{n) - дискретное представленив (отсчеты) элементарной импульсной реакции (длина импульсной реакци равна МТ, Т - период дискретизации), S(t) - сигнал на входе четьфехполюсника .

Описанный процесс вычислени  свертки (умножение с последующим суммированием ) в дальнейшем назьгоаетс  циклом .

Таким образом, после проведени  рассмотренного цикла на выходе сум атора 5 формируетс  сигнал, соответствующий входному сигналу, откорректированному корректирукнцим четырехполюсником с элементарной импульсной характеристикой. Этот сигнал записываетс  в блок 7 и анализируетс  в решак цем блоке 6, в котором осуществл етс  оценка сигнала на выходе сумматорй 5 и вычисл етс  отклонение этого сигнала от его оценки (эталона) т.е. сигнал ошибки 1 . Сигнал ошибки поступает на вход блока 9, где на основании анализа величины 1 может выработатьс  сигнал управлени , по которому коммутатор 2 подключает на вход умножител  3 сигнал с выхода блока 7.

Затем повтор етс  описанный цикл последовательного перемножени  и суммировани  всех отсчетов элементарной импульсной реакции (такое же. число отсчетов) предварительно откорректированного сигнала, поступающего с выхода блока 7.

В результате последовательного повторени  описанных циклов настройки в блоке 9 запоминаетс  номер цикла при котором вычисленна  величина сигнала ошибки t, усредненна  в блоке 9, минимальна. В качестве критери  настройки (11) можно использовать как среднеквадратичное, так и абсолютное отклонение откорректированного сигнала от эталона. Интеграци  (усреднение ) необходима дл  обеспечени  устойчивости формировани  сигналов управлени  работой корректора и оптимального выбора числа циклов на основании анализа совокупности последовательности {l{} , вырабатываемой по результатам каждого цикла работы. На этом первый этап работы заканчиваетс .

Во врем  второго этапа работы цик-лы последовательного перемножени  и су(Ф1ированн  повтор ютс , начина  с первого. После проведени  цикла настройки , номер которого соответствует запомненному в блоке 9 (при котором величина ошибки 1,- минимальна) процесс коррекции заканчиваетс . В блоке 9 вьфабатываетс  сигнал, по которому двоичное кодовое число, соответствующее оптимально откорректированному сигналу, переписываетс  с выхода cytotaTopa 5 в блок 8, с выхода которого этот сигнал поступает на выход устройства и далее в приемник УПС.

Формирование сигналов управлени  в блоке 9 осуществл етс  следующим образом .

Высокочастотна  импульсна  последовательность , вырабатываема  генератором 10 (г.2), вход пщм в состав блока 9, поступает на первый счетчик 11 адресов. Причем на вход счетчика 11 поступает и myльcнa  последовательность только после прихода от АЦП на первый вход блока 9 импульса, соответствующего концу процесса преобразовани  в АЦП принимаемого элемента сигнала. Этот сигнал обычно вы-рабат .ываетс  в АЦП. 51 На выходе первого счетчика 11 последовательно фop вipyютc  двоичные кодовые числа, соответствующие адресам , по которым в блоке 4 записаны отсчеты элементарной импульсной реакции , а в блоке 1 записано также количество выборок принимаемых элементов сигнала. Эти же сигналы используютс  дл  записи промежуточных сумм в сумматоре 5 в соответствии с описанным алгоритмом работы устройст ва. Результирукща  сумма после .первого цикла настройки записываетс  с выхода сз мматора 5 в блок 8 по адресу , формируемому на выходе первого счетчика 11. Первый 11 и второй 12 счетчики включены последовательно. После анализа сигнала, сформированного в результате первого цикла настройки, на выходе решающего блока 6 Бырабатьгоаетс  сигнал ошибки , который поступает на второй вход блока 9 управлени  и далее на блок 18 и второй коммутатор 16. Последний во врем  первого цикла включен таким образом, что сигнал t с второго входа блока управлени  записываетс  непосредственно в элемент 19 пам ти. После проведени  первого цикла на стройки начинаетс  второй цикл. При этом на третьем выходе второго счетчика 12 формируетс  сигнал управлени , по которому коммутатор 2 подклю чает на вход умножител  3 сигнал с выхода блока 7. Затем проводитс  вто рой цикл настройки аналогично первому , за исключением того, что отсчеты элементарной импульсной реакции, записанные в блоке 4, последовательно умножаютс  на результат операции пер вого цикла, записанный, в блоке 7. В результате анализа откорректированно го во втором дакле сигнала на выходе решающего блока 6 сформировано новое значение ошибки 1 1л, которое поступае на второй коммутатор 16 и блок 18 В последнем осуществл етс вычитани , 1. и 1 -Т.е. вычисление сравнение . их разности. При этом величина 1 по ступает на блок 18 вычитани  с выход элемента 19 пам ти. В случае 1-71 на вход интегратора 17 с выхода блок 18поступает сигнал, соответствующий условию,при которомна вход элементаir; 19пам ти величину 1, не следует записывать . В случае 1, на вход интегратора 17.с выхода блока 18 по8 ступает сигнал, соответствующий условию , при котором на вход элемента 19 пам ти следует записать величину j, поскольку при этом принимаемый сигнал лучше откорректирован. С выхода интегратора 17 сигнал управлени  поступает на первый коммутатор 16, на второй коммутатор 13, который подключен на вход блока 14, поступает сигнал от счетчика 12. Таким образом , в элементе 19 пам ти записываетс  сигнал ошибки 1, а в блоке 14 номер цикла, при котором 1; 1Затем проводитс  третий цикл настройки . После него осуществл етс  формирование сигналов управлени  работой первого 13 и второго 16 коммутаторов , но при этом проводитс  сравнение величин 1- и 1j, если после второго цикла выполн лось условие 1.j7l,j, или величин 1 и 1, если после второго цикла выполн лось условие Описанный процесс повтор етс  дл  всех циклов первого этапа. После окончани  первого этапа в блоке 14 записано кодовое число, соответствующее номеру цикла, прк котором 1. min. Во все врем  первого этапа от счетчика 12 на первый вход элемента И 15 поступает запрещакидий сигнал. Затем начинаетс  второй этап настройки . Он осуществл етс  аналогично первому этапу, однако в блок 14 новые номера цикла не записываютс . В случае совпадени  адреса, при котором на первом этапе выполн етс  условие 1.min, коды номера цикла на выходах счетчика 12 и блока 14 совпадают . При этом на выходе элемента И 15 по вл етс  сигнал, соответствукиций этому совпадению, поскольку во врем  этого этапа с выхода счетчика 12 на первый вход элемента И 15 поступает сигнал, разрешающий Сравнение. Управл нодий сигнал, соответствующий минимальной ошибке 1.; , поступает с выхода блока 9 управлени  на блок 8. По этому сигналу в блок 8 с выхода сумматора 5 записываетс  сигнал, соответствуклций условию . Откорректированный сигнал поступает на выход устройства. Осуществление описанного итеративного процесса обеспечивает синтез оптимальной характеристики корректирующего четырехполюсника.

Интегратор 17 необходим дл  усреднени  сигналов управлени  работой (коммутаторов 13 и 16, тем самым повышаетс  точность настройки в услови х шумов. Интегратор 17 должен быть мнеговходовым , так как необходимо накапливать ошибку индивидуально во врем  каждого цикла первого этапа. Он может быть реализован на основе реверсивного счетчика.

При поступлении на вход устройства с выхода АЦП отсчета (выборки) следующего принимаемого элемента сигнала описанный процесс работы повтор етс .

Таким образом, в процессе работы устройства за врем  между двум  соседними отсчетами принимаемых элементов сигнала устанавливаетс  така  характеристика корректирующего четырехполюсника , при котором величина ошибки 1 меньше величины .

При изменении частотных характеристик канала св зи (допустим, смене канала) корректор в процессе работы снова устанавливает такую характеристику , при которой 1- 7niin.

Характеристика корректирующего четырехполюсника приближаетс  к оптимальной в процессе анализакаждого элемента принимаемого сигнала, т.е. процесс настройки  вл етс  адаптивным .

Claims (2)

1. АДАПТИВНЫЙ КОРРЕКТОР КАНАЛА СВЯЗИ, содержащий коммутатор и решающий блок, отличающий с я тем, что, с целью повышения точности коррекции, в него введены блок памяти выборок, вход которого является входом устройства, блок умножения, блок памяти, сумматор, блок промежуточной памяти, блок памяти сумм и блок управления, первый вход которого является входом для подачи сигнала тактовой частоты, при этом выход блока, памяти выборок через последовательно соединенные коммутатор, блок умножения, сумматор и блок памяти сумм подключен к другому входу коммутатора, управляющий вход которого соединен с первым выходом блока управления, второй выход которого подключен к объединенным вторым входам блока памяти, выборок, блока памяти сумм, блока памяти и сумматора, выход которого подключен к первому входу блока промежуточной памяти и входу решающего блока, выход которого подключен к другому входу блоха управления, третий выход которого подключен к второму входу блока промежуточной памяти, выход которого является выходом корректора, кроме того выход блока памяти подключен к второму входу блока умножения.

2. Корректор по π.1, отличающийся тем, что блок управления содержит последовательно соединенные генератор, вход которого является первым входом блока управления, первый счетчик адресов, второй счетчик адресов, первый коммутатор, блок памяти номера цикла и элемент И, а также последовательно соединенные второй коммутатор, элемент памяти, блок вычитания и интегратор, выход которого подключен к объединенным первому входу второго [коммутатора и второму входу первого коммутатора, кроме того первый вы ход второго счетчика адресов подключен к второму входу элемента И, третий вход которого соединен с вторым входом блока памяти цикла и вторым выходом второго счетчика адресов, при этом объединенные входы блока вычитания и второго коммутатора являются вторым входом блока управление первым выходом которого является третий выход второго счетЧика адресов, вторым выходом блока управления является выход первого счетчика адресов, а третьим выходом блока управления - выход элемента И.