SU1166308A1

SU1166308A1 - Adaptive coding device

Info

Publication number: SU1166308A1
Application number: SU833688682A
Authority: SU
Inventors: Владимир Павлович Стокай; Дмитрий Иосифович Зелинский; Владимир Дмитриевич Зайко
Original assignee: Ордена Ленина Институт Кибернетики Им.В.М.Глушкова
Priority date: 1983-11-09
Filing date: 1983-11-09
Publication date: 1985-07-07

Abstract

1. АДАПТИВНОЕ КОДИРУЮЩЕЕ УСТРОЙСТВО, содержащее генератор, фазоврацатель смещени , фазовращаюций блок, первый вход которого соединен с входом устройства, а выход с информационным входом блока фазовых компараторов, второй информационный вход которого через фазовра-, цатель смещени подключен к выходу генератора, шифратор, информационный вход которого подключен к выходу блока фазовых компараторов, первый и второй управл шдие входы которого соединены соответственно с первым и вторым выходами блока управлени , третий выход которого подключен к первому управл ющему входу регистрасчетчика , первьв1 информационный вход которого соединен с выходом шифратора, а выход вл етс выходом устройства, ьлок компенсирующего тока, выход которого подключен к второму входу фазовращающего блока, третий вход которого подключен к выходу генератора, опорный фазовый компаратор, первьп1 вход которого подключен к выходу фазовращающего блока, а второй вход через опорный фазовращатель - к выходу генератора, отличающеес тем, что, с целью увеличени быстродействи , в него введены блок адаптацШ, формирователь и элемент И, первый и второй входы которого подключены соответственно к первому выходу блока адаптации и к выходу опорного фазового компаратора а выход через форьшрователь - к второму информационному входу регистра-счетчика, второй и третий выходы блока адаптации соединены соответственно с третьим управл ющим входом блока фазовых компа« раторов и с первым управл кицим входом ши фатора, второй управл кщий вход которого подключен к второму вьосоду блока управлени , третий выход которого соединен с четвертым управл ющим входом блока фазовых компараторов и с первым управл кицим входом блока адаптации, четвертый выход О которого подключен к второму управОд л ющему входу регистра-счетчика, выСдЭ ход которого соединен с информационо ным входом блока адаптации и с пер00 вым входом блока управлени , второй вход которого соединен с третьим управл ющим входом оегистра-счетчика , п тым управл ющим входам блока фазовых компараторов и п тым выходом блока адаптации, второй зшравл ющий вход которого подключен к выходу опорного фазового компаратора, вход блока компенсирующего тока подключен к четвертому выходу блока управлени .1. ADAPTIVE CODING DEVICE containing a generator, an offset shifter, phase-shifting block, the first input of which is connected to the input of the device, and an output with the information input of the phase comparator unit, the second information input of which is connected to the generator output, encoder, information input the input of which is connected to the output of the phase comparator unit, the first and second control of which the inputs are connected respectively to the first and second outputs of the control unit, the third output of which It is connected to the first control input of the registrar counter, the first information input of which is connected to the output of the encoder, and the output is the output of the device, a compensating current cell whose output is connected to the second input of the phase-rotation unit, the third input of which is connected to the output of the generator, the reference phase comparator, The first input of which is connected to the output of the phase-rotating unit, and the second input through the reference phase shifter to the output of the generator, characterized in that, in order to increase speed, it has been entered The adaptation block, the driver and the element I, the first and second inputs of which are connected respectively to the first output of the adaptation block and to the output of the reference phase comparator and the output through the forcher to the second information input of the register counter, the second and third outputs of the adaptation block are connected respectively to the third control Phase input of the rator unit and with the first control of the input of the drive, the second control input of which is connected to the second output of the control unit, the third output of which is connected to the fourth control input of the phase comparator block and the first control input of the adaptation block, the fourth output of which is connected to the second control input of the register counter, the output of which is connected to the information input of the adaptation unit and the first input of the control unit, the second the input of which is connected to the third controlling input of the registrar counter, the fifth control inputs of the phase comparator block and the fifth output of the adaptation block, the second pin input of which is connected to the output of the reference phase On the comparator, the input of the compensating current unit is connected to the fourth output of the control unit.

Description

2, Устройство по п. 1,отлич а юще е с тем, что блок адаптации состоит из трех дешифраторов, двух счетчиков, двух генераторов импульсов, четьфех триггеров, двух инверторов, а также блока элементов И и элемента ИЛИ, счетный вход первого триггера соединен с первым управл ющим входом бУюка адаптации, второй управл ющий вход которого через первый инвертор подключен к счетному входу второго триггера, выходы первого и второго триггеров через соответствующие соединенные последовательно генераторы и счетчики подключены к входам первого и второго дешифраторов соответственно, информационный вход блока адаптации соединен с входом третьего дешифратора , выходы которого соединены с первыми входами бпо элементов И, вторые входы которого подключены к выхода дeш iфpaтopa, а выходы через элемент ИЛИ - к первому выходу блок адаптации, второй выход которого соединен с первым выходом второго дешифратора, второй и третий выходы которого подключены соответственно к счетным входам третьего и четвертого триггеров, выходы которы соединены соответственно с третьим и четвертым выходами блока адаптации , п тый выход которого соединен с входами обнулени всех триггеров и выходами второго инвертора , вход которого подключен к четвертому входу второго дешифратора .2, The device according to claim 1, characterized by the fact that the adaptation unit consists of three decoders, two counters, two pulse generators, four sets of triggers, two inverters, as well as a block of AND elements and an OR element, the counting input of the first trigger is connected with the first control input of the adaptation buoy, the second control input of which through the first inverter is connected to the counting input of the second flip-flop, the outputs of the first and second flip-flops are connected to the inputs of the first and second via the corresponding series-connected alternators decoders, respectively, the information input of the adaptation unit is connected to the input of the third decoder, the outputs of which are connected to the first inputs of the AND elements, the second inputs of which are connected to the output of the iFator, and the outputs through the OR element to the first output of the adaptation unit, the second output of which is connected to the first the output of the second decoder, the second and third outputs of which are connected respectively to the counting inputs of the third and fourth triggers, the outputs of which are connected respectively to the third and fourth outputs of the adapter block tions, the fifth output of which is connected to the zeroing inputs of all the triggers and the outputs of the second inverter, the input of which is connected to the fourth input of the second decoder.

Изобретение относитс к измерительной и вычислительной технике и может быть использовано дл аналогоцифрового преобразовани электрических сигналов. Известно устройство дл кодировани электрических сигналов, работающее по принципу промежуточного преобразовани этих сигналов в фазовьй Сдвиг опорного напр жени с последующим преобразованием фазового сдвига в цифровой код, содержащее фазовращающее устройство, две ступе ни преобразовани , кажда из которы состоит из последовательно соединен ных блока фазовых компараторов, дешифратора и блока регистра числа, блок компенсирующего тока, генерато опорного напр жени и блок управлени Недостаток этого устройства - ма лое быстродействие, обусловленное тем, что длительность цикла преобразовани не зависит от величины преобразуемого сигнала. Известно кодирующее устройство, содержащее генератор, фазовращатель смещени , фазовращающий блок, первы вход которого соединен с входом устройства, аВЫХОД - с первым информационным входом блока фазовых компараторов, второй информационный вход которого через фазовращатель смещени подключен к выходу генератора , шифратор, информационный вход которого подключен к выходу блока фазовых компараторов, первый и второй управл ющие входы которого соединены соответственно с первым и вторым выходами блока управлени , трегтий выход которЬго подключен к первому управл ющему входу регистрасчетчика , первый информационный вход которого соединен с выходом шифратора, а выход вл етс выходом устройства, блок компенсирующего тока , выход которого подключен к второму входу фазовращагацего блока, третий вход которого подключен к выходу генератора, опорный фазовый компаратор , первьй вход которого подключен к выходу фазовращающего блока, а второй вход через опорный фазовращатель подключен к выходу генератора , выход опорного фазового компаратора соединен с вторым информационным входом регистра-счетчика, выход которого соединен с входом блока компенсирующего тока . Недостатком известного устройства вл етс также малое быстродействие, обусловленное тем, что врем преобразовани определ етс в. основном длительностью цикла компенсации, который не зависит от величины прео разуемого сигнала, Цель изобретени - увеличение быстродействи . Поставленна цель достигаетс тем, что в адаптивное кодирующее устройство, содержащее генератор, фазовращатель c feщeни , фазовращающий блок, первый вход которого соег динен с входом устройства, а выход с первым информационным входом блока фазовых компараторов, второй информационный вход которого через фазовращатель смещение подключен к выходу генератора, шифратор, информ ционный вход которого подключен к выходу блока фазовых компараторов, первый и второй управл ющие входы которого соединены соответственно с первым и вторым выкодами блока управлени , третий выход которого подключен к первому управл ющему входу регистра-счетчика, первый информационный вход которого соединен с выходом шифратора, а выход вл етс выходом устройства, блок компенсирующего тока, выход которого подключен к второму входу фазовраща щего блока, третий вход которого подключен к выходу генератора, опор ный фазовый компаратор, .первьЕй вход которого подклю чен к выходу фазовра щающего блока, а второй вход через опорный фазовращатель - к выходу генератора, введены блок адаптации, фop 0Ipoвaтeль и элемент И, первый и второй входы которого подключены соответственно к первому выходу бло ка адаптации и к выходу опорного фазового компаратора, а выход через формирователь подключен к второму информационному входу регистра-счет чика, второй и третий выходы блока адаптации соединены соответственно с третьим управл ющим входом блока фазовых компараторов и- с первым управл ющим входом шифратора, второ . управл юи ий вход которого подключен к второму выходу -блока управлени , третий выход которого соединен с четвертым управл ю1цим входом блока фазовых компараторов и с первым управл ющим входом блока адаптации, четвертый выход которого подключен к второму управл ющему входу регист ра-счетчика, выход которого соединен с информационным входом блока адаптации и с первым входом блока управлени , второй вход которого соединен с третьим управл ющем входог1 регистра-счетчика, п тым уПравл к цим входом блока фазовьк компа- раторов и п тым выходом блока адаптации , второй управл к ций вход которого подключен к выходу оперного фазового компаратора, вход блока компенсирующего тока подключен к четвертому выходу блока управлени . При этом блок адаптации состоит из трех дешифраторов, двух счетчиков , двух генераторов импульсов, четырех триггеров, двух инверторов, а также блока элементов И и элемента ИЛИ, счетньв вход первого триггера соединен с первым управл мщим входом блока адаптации, второй управл ющий вход которого через первый инвертор подключен к счетному входу второго триггера,выхода первого и второго триггеров через соответствующие соединенные последовательно генераторы и счетчики подключены к входам первого и второго дешифраторов соответственно , информационньй вход блока адаптации соединен с входом третьего деитфратора, выходы которого соеди-, нены с первыми блока элементов И, вторые входы которого подклюг1 чени к выходам первого дешифратора, а выходы через элемент ИЛИ - к первому вькоду блока адаптации, второй выход которого соединен с первым выходом второго дешифратора, второй и третий выходы которого подключены соответственно к счетным входам третьего и четвертого триггеров, выгходы которых соединены соответствен- . но с третьим и четвертым выходами блока адаптации, п тый вькод которого соединен с входом обнулени всех триггеров и выходом второго инвертора , вход которого подключен к четвертому выходу второго дешифратора. На фиг, 1 приведена блок-схема предлагаемого устройства на фиг. 2 схема блока адаптации. Устройство содержит генератор t, фазовращатель 2 смещени , фазовращаю- щий блок 3, блок 4 фазовых коьшараторов , шифратор 5, регистр-счетчик 6, блок 7 компенсирующего тока, формирователь 8, элемент И 9, блок Ю адаптации, опорный фазовый компара- 5 тор 11, onopjjuft фазовращатель 12 и блок 13 управлени . Блок 10 адаптации содержит дешиф раторы 14-16, счетчики 17 и 18, генераторы 19 и 20 импульсов, триггеры 21-24, инверторы 25 и 26, блок 27 элементов II и элемент ИЛИ 28. Устройство работает следующим образом. Рассмотрим работу устройства дл случа отсутстви дестабилизирующих факторов, когда цепь коррекции, сос то ща из формировател В, элемента И 9, ко таратора 11 и фазовращател 12, не принимает участи в работе. В течение первого такта кодировани в.зависимости от величины фа .зового сдвига , пропорциональног величине входного сигнала 3(преоб разование Э x осуществл ет фаз вращающий блок 3), в блоке 4 срабат вает соответствующее количество фазовых компараторов и при помощи шифратора 5 формируетс m старших 1 азр дов двоичного кода, который заноситс в регистр-счетчик 6. Если полученный код старших разр дов содержит хот бы одну единицу то сигнал с выхода регистра-счетчика 6, поступа на первый вход блока 13 управлени , вызывает по вление сигнала на .его четвертом выходе. Этот сигнал включает блок. 7 компенсирукхдего тока, и начинаетс процес компенсации: блок 7 компенсирукщего тока, генериру ток в обмотку компе сации фазовращающего блока 3, вызьшает сдвиг фазы его выходного нап р жени , .в направлении, противополож ном тому, в котором она сдвигаласы под воздействием входного.сигнала Ojj.. По окончании компенсации выходное напр жение фазовращающего блока 3 имеет некоторьй остаточный (нескомпенсированньш ) фазовый сдвиг , меньший дискретности блока 4 на первом такте кодировани . Второй такт работы устройства (кодирование начинаетс только тогда, когда фазовые компараторы в блоке 4 соответствующим образом перестроены с целью увеличени их чувствительности или компенсаци окончилась, т.е. когда ток в компен сирующей обмотке фазовращающего бло ка 3 достиг с необходимой точностью тпебуемого значени . 08 Фаз9вые компараторы в блоке 4 перестраиваютс одновременно с формированием в шифраторе 5 двоичного кода Г1 старших разр дов. Окончание процесса компенсации (достижение компенсирующим током, генерируемым .блоком 7, требуемого значени ) фиксирует блок 10 адаптации следующим образом: как только фаза 4j,cT выходного напр жени блока 3 станет меньше дискретности л блока 4 фазовых компараторов на первом такте (что может иметь место только после завершени компенсации), опорный фазовый компаратор .11 опрокидьшаетс и перепад напр жени с его выхода, поступа на второй управл ющий вход блока 10 адаптации, приводит; к по влению управл к дих сигналов на втором , третьем, четвертом и п том выходах блока 10 адаптации, которые осуществл ют соответст1венно запис ь состо ний фазовых компараторов блока 4, разрешение на формирование в шифраторе 5 двоичного кода младших разр дов , запись младших разр дов в регистр-счетчик 6 и начальные установки в устройстве дл подготовки его к новому циклу работы. Рассмотрим работу блока 10 адаптации дл случа п 8, т.е. когда в каждом из двух тактов кодировани происходит определение четырех разр дов выходного кода. Hai информационньш вход блока 10 адаптации с выхода регистра-счетчика 6 поступает код четырех старших разр дов, сформированный в течение первого такта. На второй управл ю- щий вход поступает сигнал с выхода опорного фазового компаратора 11. При поступлении на первый управл ющий вход сигнала с третьего выхода блока 13 управлени триггер 21 ус- танавливаетс в 1, при этом происходит запуск генератора 19, импульсы которого начинают поступать на счётчик 17. Дешифратор 14 вьщел ет из последовательности поступающих на счетчик 17 импульсов генератора 19 1 , 3, -5, 7, 9, 12, 15, 19, 24, 29, 35, 45, 56, 69 и 93-й импульсы (слеКУКЕще с частотой 4 МГц), которые поступают на вторые входы блока 27 элементов И. В зависимости от кода,. поступившего на информационный зход блока 10 адаптации, разрешающий потенциал будет только на одном изThe invention relates to measurement and computing techniques and can be used for analog-digital conversion of electrical signals. A device for encoding electrical signals is known, which operates according to the principle of intermediate conversion of these signals into a phase shift of a reference voltage, followed by conversion of a phase shift into a digital code containing a phase shifter, two stages of conversion, each of which consists of a series-connected unit of phase comparators, the decoder and the number register block, the compensating current block, the reference voltage generator and the control block. The disadvantage of this device is a small fast speed This is due to the fact that the duration of the conversion cycle does not depend on the size of the signal being converted. A coding device containing a generator, an offset phase shifter, a phase rotation block, the first input of which is connected to the input of the device, and EXIT with the first information input of the phase comparators block, the second information input of which is connected through the output of the generator, encoder, information input of which is connected to the output of the phase comparator unit, the first and second control inputs of which are connected respectively to the first and second outputs of the control unit, the tregty output of which Connected to the first control input of the register counter, the first information input of which is connected to the output of the encoder, and the output of the device, a compensating current unit whose output is connected to the second input of the phase-rotary block, the third input of which is connected to the output of the generator, the reference phase comparator, first the input of which is connected to the output of the phase-rotation unit, and the second input is connected to the generator output via the reference phase shifter, the output of the reference phase comparator is connected to the second information m input register-counter, the output of which is connected to the input of the block of the compensating current. A disadvantage of the known device is also low speed, due to the fact that the conversion time is determined by. basically the duration of the compensation cycle, which does not depend on the magnitude of the signal being preliminarily applied. The purpose of the invention is to increase the speed. The goal is achieved in that an adaptive encoder containing a generator, a phase shifter with a fever, a phase rotation unit, the first input of which is connected to the input of the device, and an output with the first information input of the phase comparator unit, the second information input of which through the phase shifter is connected to the output generator, encoder, the information input of which is connected to the output of the phase comparator block, the first and second control inputs of which are connected respectively to the first and second decoders control locus, the third output of which is connected to the first control input of the register-counter, the first information input of which is connected to the output of the encoder, and the output is the output of the device, the compensating current unit, the output of which is connected to the second input of the phase shifter, the third input of which is connected to the generator output, a supporting phase comparator, the first input of which is connected to the output of the phase shifting unit, and the second input through the reference phase shifter to the output of the generator, are introduced an adaptation unit, fop 0Iprovider and ele And, the first and second inputs of which are connected respectively to the first output of the adaptation block and to the output of the reference phase comparator, and the output through the driver is connected to the second information input of the counter register, the second and third outputs of the adaptation block are connected respectively to the third control input a block of phase comparators, and with the first control input of the encoder, secondly. the control input of which is connected to the second output of the control unit, the third output of which is connected to the fourth control input of the phase comparator unit and the first control input of the adaptation unit, the fourth output of which is connected to the second control input of the register counter, the output of which connected to the information input of the adaptation unit and to the first input of the control unit, the second input of which is connected to the third control input 1 of the register-counter, fifth right to select the input of the phase comparator unit and the fifth you by the adaptation unit stroke, the second control of which input is connected to the output of the operative phase comparator, the input of the compensating current unit is connected to the fourth output of the control unit. In this case, the adaptation block consists of three decoders, two counters, two pulse generators, four triggers, two inverters, and a block of AND elements and an OR element, the input of the first trigger is connected to the first control input of the adaptation block, the second control input of which through the first inverter is connected to the counting input of the second trigger, the output of the first and second triggers through the respective connected in series generators and meters are connected to the inputs of the first and second decoders, respectively, inf The adaptation input of the adaptation block is connected to the input of the third deitfrarator, whose outputs are connected to the first AND blocks, the second inputs of which are connected to the outputs of the first decoder, and the outputs through the OR element to the first code of the adaptation block, the second output of which is connected to the first the output of the second decoder, the second and third outputs of which are connected respectively to the counting inputs of the third and fourth triggers, the outlets of which are connected respectively. but with the third and fourth outputs of the adaptation block, the fifth code of which is connected to the zeroing input of all the triggers and the output of the second inverter, whose input is connected to the fourth output of the second decoder. FIG. 1 is a block diagram of the device of FIG. 2 block diagram adaptation. The device contains a generator t, a bias phase shifter 2, a phase shifter unit 3, a phase encoder unit 4, an encoder 5, a register counter 6, a compensating current unit 7, a driver 8, an AND 9 element, an adaptation unit Yu, a reference phase comparator 5 11, the onopjjuft phase shifter 12 and the control unit 13. Adaptation unit 10 comprises decoders 14-16, counters 17 and 18, generators 19 and 20 pulses, triggers 21-24, inverters 25 and 26, unit 27 of element II, and element OR 28. The device operates as follows. Consider the operation of the device for the case of the absence of destabilizing factors, when the correction circuit, consisting of the Former B, the element I 9, the converter 11 and the phase shifter 12, does not take part in the work. During the first coding cycle, depending on the size of the phase shift proportional to the size of the input signal 3 (the conversion E x performs the phases of the rotating unit 3), in block 4 the corresponding number of phase comparators are triggered and m using the encoder 5 1 bins of binary code, which is entered into the register-counter 6. If the received code of the higher bits contains at least one unit, then the signal from the output of the register-counter 6, arriving at the first input of the control unit 13, causes the appearance of a signal on. the fourth output. This signal includes a block. 7 is compensated for the current, and the compensation process begins: the compensating current unit 7, generating a current in the winding of the compres- sion of the phase-rotation unit 3, begins to shift its output voltage phase in the opposite direction to that in which it is shifted under the influence of the input signal. Ojj .. At the end of the compensation, the output voltage of the phase-rotating unit 3 has some residual (uncompensated) phase shift smaller than the discreteness of unit 4 in the first coding cycle. The second cycle of operation of the device (coding begins only when the phase comparators in block 4 are appropriately rebuilt in order to increase their sensitivity or compensation has ended, i.e., when the current in the compensating winding of the phase-rotation unit 3 has reached the required value. 08 Phase comparators in block 4 are rebuilt simultaneously with the formation of the binary code G1 of higher bits in the encoder 5. The end of the compensation process (the achievement of a compensating current generated by block 7, t The fused value) fixes the adaptation block 10 as follows: as soon as phase 4j, cT of the output voltage of block 3 becomes less than the discreteness l of block 4 phase comparators on the first cycle (which can take place only after completion of compensation), the reference phase comparator .11 tilts and the voltage drop from its output to the second control input of the adaptation block 10 results in the appearance of control signals on the second, third, fourth and fifth outputs of the adaptation block 10, which respectively write Nij of phase comparator unit 4, the resolution in the formation of binary coder 5 LSBs, recording low bits of the register-counter 6 and the initial setting in the apparatus to prepare it for a new cycle of operation. Consider the operation of the adaptation block 10 for case n 8, i.e. when four bits of the output code are detected in each of the two coding cycles. Hai information input of the adaptation block 10 from the output of the register-counter 6 receives the code of the four most significant bits generated during the first clock cycle. The second control input receives a signal from the output of the reference phase comparator 11. When a signal arrives at the first control input from the third output of control unit 13, trigger 21 is set to 1, and a generator 19 starts counter 17. The decoder 14 extracts from a sequence of 17 generator pulses arriving at the counter 17 1, 3, -5, 7, 9, 12, 15, 19, 24, 29, 35, 45, 56, 69 and 93rd pulses ( (4 MHz frequency), which are fed to the second inputs of the block of 27 elements I. Depending on the code ,. received on the information entry of block 10 of adaptation, the resolving potential will be only one of

.выходов дешифратора 16, а значит, и на втором входе только одного эле- ..outputs of the decoder 16, and therefore, at the second input of only one Ele.

мента И блока 27. Далее импульс с выхода срответствуквдего элемента И блока 27, пройд элемент ИЛИ 28, поступает на первьй вход элемента. И 9 (фиг. 1), на второй вход которого поступает сигнал с выхода опорнго фазового компаратора 11. Поэтому момент по влени импульса на .первом выходе блока 10 адаптации соответствует моменту окончани процесса компенсации. Следовательно,-чем больше величина входного (преобразуемого сигнала, тем больше код четьфех старпшх разр дов, тем больша величина компенсирующего тока необходима дл осуществлени компенсации, тем большее врем необходимо дл того, чтобы это значение компенсирующего тока установилось с требуемой точностью в.обмотке компенсации фазовращающего блока 3, и тем позднее по витс импульс на первом выходе блока 10 адаптации.ment And block 27. Next, the impulse from the output of each element of the element And block 27, having passed the element OR 28, goes to the first input of the element. And 9 (Fig. 1), the second input of which receives a signal from the output of the reference phase comparator 11. Therefore, the moment of appearance of a pulse at the first output of the adaptation unit 10 corresponds to the moment of the end of the compensation process. Consequently, the larger the input (the converted signal, the larger the code of the start-up bits, the larger the compensating current needed for compensation, the longer it takes for this compensating current value to be established with the required accuracy in the phase compensation coil block 3, and later on, the pulse at the first output of the adaptation block 10.

В реальных услови х уровни срабатывани фазовых компараторов в блоке 4 под воздействием какого-либо дестабилизирующего фактора (изменение окружающей температуры, питающих капр жений , воздействие помех и т.д.) j могут сместитьс относительно своих номинальных значений. В таком случае код четьфех старшихразр дов в тече- ние первого такта может быть получен . . как с избытком ( при уходе уровней сра батывани фазовых компараторов вниз от своих номинальных значений), так и с недостатком (при. уходе уровней срабатывани фазовых компараторов ;вверх от своих номинальных значений Благодар наличию в составе устройства фазовращател 2 смещени уровни срабатывани фазовых компараторов в блоке 4 в исходном состо нии оказываютс смещенными вверх относительно своих номинальных значений, вследствие чего при воздействии дестабилизирующих факторов код старщих разр дов получаетс либо правильным , либо с недостатком (но,никогда - с избытком). Опорный фазовый компаратор 11 настроен таким образом, что до тех пор, пока величина остаточного фазового сдвига д. превышает дискретность 4 блока Д фазовых компараторов на первом такте преобразовани .Under actual conditions, the level of operation of phase comparators in block 4 under the influence of some destabilizing factor (change in ambient temperature, power supplies, interference, etc.) j can shift relative to their nominal values. In this case, the code of the most senior bits during the first clock cycle can be obtained. . both with an excess (when the levels of the phase comparators are running down from their nominal values) and with a lack (when the levels of the phase comparators act; levels up from their nominal values) Due to the presence of phase shifter in the device, the phase comparators in the block 4 in the initial state are shifted upward relative to their nominal values, as a result of which, under the influence of destabilizing factors, the high-order code is either correct or with a deficiency (but never with an excess). The reference phase comparator 11 is configured in such a way that as long as the residual phase shift value exceeds the discreteness of 4 blocks of D phase comparators on the first conversion cycle.

его вькодной сигнал разрешает прохождение мнпульсов с первого выхода блока 10 адаптации на второй информационный вход (Сложение) регистрасчетчика 6 (через эле.мент И 9 и формирователь 8). При этом показани регистра-с;четчика 6 увеличиваютс .its V-code signal permits the passage of the pulses from the first output of the adaptation block 10 to the second information input (Addition) of the register counter 6 (through the element I 9 and the driver 8). At the same time, the register-s readings of the rotate 6 increase.

Если полученный код старших разр дов точньй, то величина «- всегда, меньше Д , поэтому по окончании компенсации опорный фазовый компаратор 11 опрокидьшаетс и его выходной сигнал запрещает прохождение импульса с первого выхода блока 10 адаптации через элемент И 9 и формирователь 8, показани регистрасчетчика 6 не измен ютс ., If the higher-order bit code is exact, then the value “is always less than D, therefore after the end of the compensation the reference phase comparator 11 is tilted and its output signal prevents the pulse from the first output of the adaptation block 10 through the AND 9 element and the driver 8, the register counter 6 do not change.,

Еслч код старших разр дов получен с недостатком, это приводит к тому, что компенсаци неполна , в результате чего величина if npesbmaer дискретность блока 4 фа,зовых компараторов на первом такте преобразовани . Опорный фазовый компаратор 11 после окончани компенсации при этом не опрокидываетс , благодар чему на втором входе элемента И 9 присутствует разрешающий потенциал, который позвол ет импульсу с первого выхода блока 10 адаптации пройти через элемент И 9 и формирователь 8 и 5 величить на единицу показани регистра-счетчика 6, на втором управл ющем входе блока 10 адаптации не возникает перепада напр жени , поэ«ч у«... тому триггер 22 не перебрасываетс (фиг. 2), вследствие чего не запускаетс генератор 20, не по вл ютс импульсы на остальных выходах блока 10 адаптации, обеспечивающих функционирование устройства в течение вто- . рого такта преобразовани . . Таким образом, при наличии блока 10 адаптации коррекци результата, полученного в течение первого такта, осуществл етс через минимально воз- : ножное врем (не надо дожидатьс нарастани тока в обмотке компенсации до максимального значени ) как только компенсирующий ток достигнет требуемого дл компенса.ции значени . Поскольку компенсирующий ток, вырабатываемый блоком 7, продолжает увеличиватьс (он стремитс к своему установившемус значению), это вызывает уменьшение величины остаточного фазового сдвига . Как только Vocr уменьшитс настолько, что станет меньше дискретности блока А на первом такте, опорный фазовый компаратор 11 опрокидываетс , в результате чего на втором управл ющем входе блока 10 адаптации образуетс отрицательный перепад напр жени , что приводит к установлению в 1 триггера 2 .(через инвертор 25). В результате происходит запуск генератора 2р, импульсы которого поступают на счетчик 18. Дешифратор 15 выдел е из этой последовательности первый, второй, третий и четвертый импульсы Первый из этих импульсов, поступа на третий управл ющий вход блока 4 фазовых компараторов, производит запись йобто ний фаховых компараторов , соответствующим образом перестроенных к этому моменту, в этом блоке. Второй и третий импульсы производ т установку в 1 соответственно триггеров 23 и 24, сигналы с выходов которых производ т соответ ственно формирование двоичного кода четырех младших разр дов в шифраторе 5 и запись этого кода в регистрсчетчик 6. Четвертый: импульс с выхода дешифратора 15, проход через инвертор 26, производит установку в О триггеров 21-24 в блоке 10 адаптации , а в качестве выходного импуль са производит начальные установки в блоках 4 и 13 и регистре-счетчике 6 подготавлива устройство к новому циклу преобразовани . Зависимость тока, генерируемого блоком 7, в компенсирующей обмотке блока 3 от времени нелинейна , при этом с увеличением конечного (установившегос ) значени компенсирующего тока процесс его нарастани в начальньй момент после включени идет быстрее. На этом основано значительное сокращение времени компенсации и св занное с этим существенное увеличение быстродействи устройства .. . В известном устройстве блок 7 компенсирующего тока каждый раз генерирует ток, установившеес значение которого зависит от кода старших разр дов . Так, дл случа , когда в течение первого такта происходит формирование № 4 старших разр дов кода, блок 7 генерирует 2 - 1 15 различных токов,.установившеес значение которых зависит от кода четырех старших разр дов. При этом дл установлени любого из этих то- . ков с требуемой точностью необходимо одно и то же врем t,,j.., которое определ етс параметрами цепи компенсации фазовращающего блока и равно 160-180 МКС. В предлагаемом устройстве благодар тому, что блок 7 компенсирующего тока генерирует ток, установившеес значение которого не зависит от кода старших разр дов и равно максимальному из всех токов (или несколько больше), генерируемых блоком 7 в известном устройстве, его установившеес значение достигаетс также через врем , равное tyct однако промежуточные значени , которые нужны дл компенсации при разш Чнь1х значени х входных, сигналов, достигаютс значительно быстрее. Этим и обеспечиваетс значительное уменьшение времени компенсации (дл случаев, когда входные сигналы мейьше их максимальных значений), а значит , и существенное увеличение быстродействи предлагаемого устройства. Таким образом, введение в предлагаемое устройство блока адаптации, формиро1аател и элемента И, включенных соответствующим образом, позвол ет увеличить его быстродействие.If the higher-order code is received with a disadvantage, this leads to the fact that the compensation is incomplete, as a result of which the value of if npesbmaer is the discreteness of the 4th block of the basic comparators on the first conversion cycle. The reference phase comparator 11 does not overturn after the end of compensation, so that at the second input of element 9 there is a resolving potential, which allows the pulse from the first output of the adaptation block 10 to pass through element 9 and shaper 8 and 5 to increase by a unit of reading the counter 6, at the second control input of the adaptation block 10, a voltage drop does not occur, so the "h y" ... trigger does not transfer 22 (fig. 2), as a result the generator 20 does not start, no pulses appear on the rest output Oh block 10 adaptation, ensuring the operation of the device during the second. transformation bar. . Thus, in the presence of an adaptation block 10, the correction of the result obtained during the first cycle is performed after the minimum possible-foot time (it is not necessary to wait for the current to rise in the compensation winding to the maximum value) as soon as the compensating current reaches the required compensation value . Since the compensating current generated by block 7 continues to increase (it tends to its steady-state value), this causes a decrease in the magnitude of the residual phase shift. As soon as Vocr decreases to such an extent that it becomes less than discreteness of block A at the first cycle, the reference phase comparator 11 overturns, as a result of which the second control input of adaptation block 10 produces a negative voltage drop, which leads to the establishment of 1 flip-flop 2. Inverter 25). As a result, a 2p generator is started, the pulses of which arrive at the counter 18. The decoder 15 extracts the first, second, third and fourth pulses from this sequence. The first of these pulses, arriving at the third control input of the 4 phase comparators unit, records the fuch signals. comparators, appropriately rebuilt by this point, in this block. The second and third pulses are set to 1, respectively, of the flip-flops 23 and 24, the signals from the outputs of which produce, respectively, the binary code of the four least significant bits in the encoder 5 and write this code to the register 6. Fourth: the pulse from the output of the decoder 15, pass through inverter 26, makes setting in O flip-flops 21-24 in adaptation block 10, and as the output pulse makes initial settings in blocks 4 and 13 and register-counter 6 preparing the device for a new conversion cycle. The time dependence of the current generated by unit 7 in the compensating winding of unit 3 is non-linear, while with an increase in the final (steady-state) value of the compensating current, the process of its increase at the initial moment after switching on goes faster. This is the basis for a significant reduction in compensation time and the associated significant increase in device speed. In the known device, the compensating current unit 7 generates a current each time, the steady-state value of which depends on the code of the higher bits. So, for the case when the No. 4 high-order code is formed during the first clock cycle, block 7 generates 2-115 different currents, the fixed value of which depends on the code of the four higher-order bits. At the same time to establish any of these to-. with the required accuracy, the same time t ,, j .. is needed, which is determined by the parameters of the compensation circuit of the phase-changing unit and is equal to 160-180 ISS. In the proposed device, due to the fact that the compensating current block 7 generates a current whose steady value does not depend on the code of the higher bits and is equal to the maximum of all currents (or slightly more) generated by the block 7 in the known device, its steady value is also reached after time equal to tyct, however, the intermediate values that are needed to compensate for different values of the input signals are achieved much faster. This provides a significant reduction in the compensation time (for cases when the input signals are lower than their maximum values), and hence, a significant increase in the speed of the proposed device. Thus, the introduction into the proposed device of the adaptation unit, the forma- tor and the element I, which are included accordingly, makes it possible to increase its speed.

Фиг гFIG g

Claims

1. ADAPTIVE ENCODING DEVICE, comprising a generator, an offset phase shifter, a phase shifter, the first input of which is connected to the input of the device, and an output with the first information input of the phase comparator block, the second information input of which is through phase shifter. the bias switch is connected to the output of the generator, an encoder, the information input of which is connected to the output of the phase comparator unit, the first and second control inputs of which are connected respectively to the first and second outputs of the control unit, the third output of which is connected to: the first control input of the register, the first information input of which connected to the output of the encoder, and the output is the output of the device, the compensating current Olock, the output of which is connected to the second input of the phase-shifting unit, the third input of which о is connected to the output of the generator, the reference phase comparator, the first input of which is connected to the output of the phase shifting unit, and the second input through the reference phase shifter - to the output of the generator, characterized in that, in order to increase speed, an adaptation block, shaper and AND element are introduced into it , the first and second inputs of which are connected respectively to the first output of the adaptation unit and to the output of the reference phase comparator ^ and the output through the former is to the second information input of the register-counter, the second and third outputs are and adaptation are respectively connected with the third control input of the phase comparator and a first control vho-. an encoder house, the second control input of which is connected to the second input of the control unit, the third output of which is connected to the fourth control input of the phase comparator unit and to the first control input of the adaptation unit, the fourth output of which is connected to the second control input of the register-counter, the output of which 'is connected to the information input of the adaptation unit and to the first input of the control unit, the second input of which is connected to the third control input of the register-counter, the fifth control inputs of the phase computer block tors and fifth output adaptation unit, a second control input of which is connected to the output of the reference phase comparator block entry of the compensating current is connected to the fourth output of the control unit.

2. The device according to π, 1, with the proviso that the adaptation unit consists of three decoders, two counters, two pulse generators, four triggers, two inverters, as well as a block of AND elements and an element OR, the counting input of the first trigger is connected to the first control input b! While adaptation, the second control input of which through the first inverter is connected to the counting input of the second trigger, the outputs of the first and second triggers are connected to the inputs of the first and second through sequentially connected generators and counters of the corresponding decoders, the information input of the adaptation unit is connected to the input of the third decoder, the outputs of which are connected to the first inputs of the AND element, the second inputs of which are connected to the output of the decoder, and the outputs through the OR element to the first output of the adaptation unit, the second output which is connected to the first output of the second decoder, the second and third outputs of which are connected respectively to the counting inputs of the third and fourth triggers, the outputs of which are connected respectively to the third and fourth outputs b adaptation lock, the fifth output of which is connected to the inputs of zeroing all the triggers and the outputs of the second inverter, the input of which is connected to the fourth input of the second decoder.