1 Изобрете ие относитс к вычислительной технике, а им.енно к организации систем прерывани программ, и может быть использовано при построении схем наивысшего приоритета. Известна схема однотактного определени запроса наивысшего приорите та, содержаща элементы ИЛИ, НЕ, И ифратор 11 . Недостатком этого устройства вл етс невысокое быстродействие. Наиболее близким по технической сущности и дocтигaeмo fy результату к изобретению вл етс многоканальное устройство приоритета, содержаш каналы, а в каждом канале элемент И элемент НЕ, элемент ИЛИ-Н, элемент РШИ и триггер r2J . Недостатком известного устройств вл етс низкое быстродействие. Цель изобретени - повышение быст родействи устройства. Поставленна цель достигаетс тем, что в устройство приоритета, содержащее узлы анализа по числу источников запросов, а в каждом узле анализа группу элементов И и регистр введены группа элементов И-НЕ, а в каждь узел анализа две группы элементов И-НЕ, причем первый вход первого элемента И-НЕ первой группы и первый вход первого элемента И группы в каждом узле анализа соединены с соответствующим запросным входом устройства, первый вход каждого -г элемента И-НЕ первой группы и первьп вход -1 -го элемента И группы в каждом узле анализа ( 2, . . ., / , число запросов) соединены с вькодом ((-П-го элемента И группы своего узла анализа, второй вход каждого элемента И-НЕ первой группы в узле анализа соединен с пр мым выходом одноименного разр да регистра своего узла анализа, первый вход каждого элемента И-НЕ второй группы каждого узла анализа соедир{ен с выходом одчоименного элемента И-НЕ групггы, второй вход каждого элемента И-НЕ второй группы в каждом узле ана лиза соединен с инверсньм выходом однопменного разр да регистра своего узла анализа, второй вход каждого элемента И группы в каждом узле анализа соединен с выходом одноименного элемента И-НР, второй группы своего узла aF nлизa, В(,1ходы 1 -х элементов И-НК первой группы каждого уи;та ана22 лиза соединены с cooTBeTCTBywmiiNm входами 1 -го элемента И-НЕ группы, В1 1ходы пг)следних элементов И группы в каждом узле анализа вл ютс выходами расширени устройства, выходы элементов И-НЕ группы вл ютс группой выходов устройства. На чертехче приведена структурна схема предлагаемого устройства. Устройство содержит регистры 1, узлы 2 анализа, элементы И-НЕ 3 группы, запросные входы 4, элементы И-НЕ 5 группы, элементы И-НЕ 6 группы , -элементы И 7 группы, группу выходов 8, выходы 9 расширени . Устройство работает следующим образом. Триггеры регистров Т хран т заданный двоичньпЧ код прерывани . При поступлении сигналов запросов на входы 4 старшие разр ды регистров кода через первьм элемент И-НЕ 3 (дл удобства рассмотрим первьй уровень первого разр да) поступают на соответствующие входы элемента И-НЕ 5, на выходе которого формируетс сигнал 1 или О. Сигнал прерывани с выхода второго элемента И-НЕ 5 поступает на один из входов третьего элемента И-НЕ 6, на второй вход которого поступает инверсный сигнал с выхода соответствующего разр да регистра 1. Элемент И-НЕ 6 сравнивает выходной разр д устройства со значением кода соответствующего разр да регистра прерывани . При наличии в сигнале запроса 1, а в соответствующем разр де регистра - О, на выходе третьего элемента И-НЕ 6 формируетс сигнал блокировки всех других младших разр дов запроса данного уровн прерывани . Этот сигнал с выхода третьего элемента И-НЕ 6 поступает на вход элемента И 7, где он объедин етс с сигналом блокировки из предыдущего разр да (кроме старшего разр да), а в старшем разр де объедин етс с сигналом (отсутствием сигнала) на входе 4 устройства. Отсутствие сигнала блокировки во всех разр дах соответствующего уровн прерывани означает, что данный уровень вл етс старшим по приоритету и его код формируетс на выходах 8 устройства. Применение изобретени позвол ет пов 1сить быстродействие устройства.1 The invention relates to computing, and in particular to the organization of program interruption systems, and can be used in the construction of the highest priority circuits. A known scheme for a one-step definition of a request of the highest priority, containing the elements OR, NOT, AND IF, is the translator 11. The disadvantage of this device is low speed. The closest in technical essence and achievable fy result to the invention is a multichannel priority device containing channels, and in each channel element AND element NOT, element OR-H, element RSHI and trigger r2J. A disadvantage of the known devices is low speed. The purpose of the invention is to increase the speed of the device. The goal is achieved by the fact that a group of AND-NOT elements is entered into a priority device containing analysis nodes according to the number of request sources, and a group of AND-NOT elements are entered into each analysis node, and two groups of IS-NOT elements are entered into each analysis node, the first input the first element AND-NOT of the first group and the first input of the first element AND group in each analysis node are connected to the corresponding inquiry input of the device, the first input of each element of AND-NOT the first group and the first input of the -1th AND element of the group in each analysis node (2,..., /, the number of queries) are connected to the code ((-the-th element AND of the group of its analysis node, the second input of each element is NOT the first group in the analysis node is connected to the direct output of the same name of the register of its analysis node, the first input of each element is AND- NOT of the second group of each analysis node is connected {with the output of a single element of the AND-NOT group, the second input of each element of the IS-NOT of the second group in each analysis node is connected to the inverse output of the single-variable bit of the register of its analysis node, the second input of each element of AND group in each The analysis node is connected to the output of the same-named AND-HP element, the second group of its node is aFliza, B (, 1 inputs of the 1st elements of the AND-NC of the first group of each unit; , B1 1, the pg) last elements AND groups in each analysis node are the device expansion outputs, the AND-NE group elements outputs are a group of device outputs. The drawing shows the structural scheme of the proposed device. The device contains registers 1, analysis nodes 2, elements AND-NOT 3 groups, request inputs 4, elements AND-NOT 5 groups, elements AND-NOT 6 groups, - elements AND 7 groups, output groups 8, expansion outputs 9. The device works as follows. T register triggers store the specified binary interrupt code. When signals of inquiries to inputs 4 are received, the upper bits of the code registers through the first AND-NOT 3 element (for convenience, consider the first level of the first discharge) are received at the corresponding inputs of the AND-NO element 5, at the output of which a 1 or O signal is generated. from the output of the second element, AND-NOT 5 is fed to one of the inputs of the third element, AND-NOT 6, to the second input of which an inverse signal is received from the output of the corresponding register register 1. The element AND-HE 6 compares the output bit of the device with the code value corresponding to th discharge interrupt register. If request 1 is present in the signal, and the corresponding bit of the register is O, then the output of the third element IS-HE 6 generates a blocking signal for all other lower order bits of this interrupt level. This signal from the output of the third element AND-NOT 6 enters the input of the element AND 7, where it is combined with the blocking signal from the previous bit (except the high bit), and in the high bit it is combined with the signal (no signal) at the input 4 devices. The absence of a blocking signal in all bits of the corresponding interrupt level means that this level is the highest priority and its code is generated at the outputs 8 of the device. The application of the invention permits 1s speed of the device.